用于自对准双图案化的任意金属间隔的系统和方法
【专利摘要】一种集成电路包括：被配置成具有第一电势的器件的第一导电结构；被配置成具有不同于第一电势的第二电势的器件的第二导电结构；以及设置在第一导电结构和第二导电结构之间的且将第一导电结构和第二导电结构间隔开的维和结构。维和结构与第一导电结构和第二导电结构中的至少一个间隔开在用于形成集成电路的自对准双图案化（“SADP”）工艺的导线之间的固定间隔距离。本发明还提供了用于自对准双图案化的任意金属间隔的系统和方法。
【专利说明】用于自对准双图案化的任意金属间隔的系统和方法
[0001]相关申请的交叉参考
[0002]本申请要求于2013年3月14日提交的申请号为61/782，249的美国临时专利申请的优先权，其全部内容结合于此作为参考。
【技术领域】
[0003]所公开的系统和方法涉及半导体制造。更具体而言，所公开的系统和方法涉及使用自对准双图案化的半导体制造。
【背景技术】
[0004]双图案化是在半导体制造中开发用于光刻以增强部件密度的技术。在通常所实施的光刻中，对半导体晶圆的表面施加光刻胶，然后在光刻胶中限定图案。图案化的光刻胶中的图案在光刻掩模中进行限定并用作透明部分或者不透明部分。在双图案化中，对单层实施两次光刻工艺以克服光学紧邻效应，该效应可能导致两个部件彼此融合，进而导致短路。
[0005]自对准双图案化(“SADP”)是设计用于减少对单层进行显影所需要的光刻步骤的数量的半导体工艺。SADP采用形成硬掩模间隔件来创建在光刻掩模中未形成的其他图案。蚀刻出通过间隔件创建的图案并对其进行填充，从而在不使用额外的光刻掩模的情况下在半导体衬底中创建其他图案。
【发明内容】
[0006]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括:确定具有第一布局的电路的响应，所述第一布局包括设置在第一导电结构和第二导电结构之间的第一维和结构，所述第一导电结构的第一电压电平大于所述第二导电结构的第二电压电平；确定包括所述第一导电结构和所述第二导电结构的器件的击穿电压；以及如果所述器件的击穿电压高于阈值电压，则将所述电路的设计存储在计算机可读存储介质中，其中，所述第一导电结构和所述第二导电结构被设置成彼此之间的距离大于或者等于所述维和结构的宽度与两倍的固定间隔距离之和，所述固定间隔距离是在用于制造所述电路的自对准双图案化(“SADP”)工艺中的导线之间的距离。
[0007]在该方法中，模拟所述第一电路的响应包括使用处理器。
[0008]该方法还包括:如果所述器件的击穿电压低于所述阈值，则修改所述电路的布局以创建所述电路的第二布局；以及确定具有所述第二布局的电路的响应，其中，所述第二布局中的器件包括设置在所述第一导电结构和所述第二导电结构之间的多个维和结构。
[0009]该方法还包括:基于存储在所述计算机可读存储介质中的设计制造用于所述电路的掩模，其中，所述掩模包括用于形成所述第一导电结构但不用于形成维和结构的图案。
[0010]在该方法中，所述第一导电结构和所述第二导电结构中的每一个均具有下列形状中的至少一种:具有一对叉开的腿部的L形、具有通过横向部分连接起来的一对平行的腿部的U形和包括第一对平行部分和相对于所述第一对平行部分垂直延伸的第二对平行部分的O形。
[0011]在该方法中，所述维和结构是浮置金属结构。
[0012]在该方法中，所述维和结构通过金属切割线与至少另一维和结构或导电结构间隔开。
[0013]根据本发明的另一方面，提供了一种集成电路，包括:器件的第一导电结构，被配置成具有第一电势；所述器件的第二导电结构，被配置成具有第二电势，所述第二电势不同于所述第一电势；以及维和结构，设置在所述第一导电结构和所述第二导电结构之间并将所述第一导电结构和所述第二导电结构间隔开，其中，所述维和结构与所述第一导电结构和所述第二导电结构中的至少一个间隔开在用于形成所述集成电路的自对准双图案化(“ SADP ”)工艺中的导线之间的固定间隔距离。
[0014]该集成电路还包括设置在所述第一导电结构和所述第二导电结构之间的第二维和结构。
[0015]该集成电路还包括设置在所述第一导电结构和所述第二导电结构之间的多个维和结构。
[0016]在该集成电路中，所述维和结构是浮置金属结构。
[0017]在该集成电路中，所述维和结构被配置成具有第三电势，所述第三电势介于所述第一电势和所述第二电势之间。
[0018]在该集成电路中，所述第一导电结构包括在第一方向上延伸的第一部分和连接至所述第一部分的第二部分，所述第二部分在不同于所述第一方向的第二方向上延伸。
[0019]在该集成电路中，所述第一导电结构包括在第一方向上延伸的一对平行部分和连接所述一对平行部分的横向部分。
[0020]在该集成电路中，所述第一导电结构包括第一对平行部分和第二对平行部分，所述第一对平行部分连接至所述第二对平行部分并在第一方向上延伸，所述第一方向不同于所述第二对平行部分延伸的第二方向。
[0021 ] 在该集成电路中，所述维和结构的形状与所述第一导电结构的形状互补。
[0022]根据本发明的又一方面，提供了一种用程序代码进行编码的非暂时性机器可读存储介质，其中，当所述程序代码由处理器执行时，所述处理器实施包括以下步骤的方法:确定具有第一布局的电路的响应，所述第一布局包括设置在第一导电结构和第二导电结构之间的第一维和结构，所述第一导电结构的第一电压电平大于所述第二导电结构的第二电压电平；确定包括所述第一导电结构和所述第二导电结构的器件的击穿电压，其中，所述第一导电结构和所述第二导电结构被设置成彼此之间的距离大于或者等于所述维和结构的宽度与两倍的固定间隔距离之和，所述固定间隔距离是在用于制造所述电路的自对准双图案化(“SADP”)工艺中的导线之间的距离。
[0023]在该非暂时性机器可读存储介质中，所述方法包括确定具有第二布局的电路的响应，所述第二布局包括设置在所述第一导电结构和所述第二导电结构之间的多个维和结构。
[0024]在该非暂时性机器可读存储介质中，所述维和结构是浮置金属结构。
[0025]在该非暂时性机器可读存储介质中，所述维和结构通过金属切割线与至少另一维和结构或导电结构间隔开。
【专利附图】
【附图说明】
[0026]图1是根据一些实施例用于至少部分地实施使用自对准双图案化来设计和制造集成电路的方法的系统的一个实例的框图。
[0027]图2是根据一些实施例使用自对准双图案化来设计和制造集成电路的方法的一个实例的流程图。
[0028]图3A至图3E示出根据一些实施例的图2的方法的各个阶段的布局。
[0029]图4是根据一些实施例的在不同的网(differential nets)之间设置的维和结构(peacekeeper structure)的具体不图。
[0030]图5示出根据一些实施例的其中在不同的网之间设置多个维和结构的布局的一个实例。
[0031]图6A和图6B示出根据一些实施例的其中使用维和结构的MOM器件的布局的实例。
[0032]图7A示出根据一些实施例的其中不同的网彼此相互交叉且被维和结构间隔开的布局的一个实例。
[0033]图7B示出根据一些实施例的以同质心布局布置且彼此通过维和结构间隔开的不同的网的一个实例。
[0034]图8示出根据一些实施例的被维和结构间隔开的不同的网的“L”形布局的一个实例。
[0035]图9示出根据一些实施例的被维和结构间隔开的不同的网的线性布局的一个实例。
[0036]图10示出根据一些实施例的被维和结构间隔开的不同的网的“O”形布局的一个实例。
[0037]图11示出根据一些实施例的被维和结构间隔开的不同的网的“U”形布局的一个实例。
【具体实施方式】
[0038]预期结合附图来阅读示例性实施例的这种描述，其中，附图被视为整个书面说明书的一部分。
[0039]在自对准双图案化(“SADP”)加工期间，用于单层的光刻掩模仅包括层(例如层Ml、M2、M3等)中待被图案化的导电(例如金属)迹线的一部分。通过露出沉积在半导体衬底上方的光刻胶对这些导电迹线或导线进行图案化。形成间隔层以覆盖包括图案化部件的半导体晶圆。在一些实施例中，间隔层包括氧化硅、氮化硅、氮氧化硅、它们的组合或它们的多层，但这仅是几种可能性。
[0040]对间隔层实施蚀刻步骤，从而在图案化的部件上保留侧壁间隔件。在侧壁间隔件之间沉积材料以填充侧壁间隔件之间的空隙。在一些实施例中，所沉积的用于填充侧壁间隔件之间的空隙的材料是通过物理汽相沉积(“PVD”)、原子层沉积(“ALD”)、化学汽相沉积(“CVD”)或另一沉积工艺沉积的导电材料，诸如金属或掺杂硅。对晶圆进行平坦化使得填充后的结构位于与图案化的结构基本相同的高度。
[0041]注意到，在SADP加工期间导线之间的间距是固定的，从而不会导致低压操作(例如，芯器件)的任何问题。然而，对于较高的电压应用，例如输入/输出(“I/O”)设备和/或模拟块(诸如USB/SD3.0),固定的金属间距由于金属布局的紧密接近性对一些器件会产生不足的击穿电压(VBD)。
[0042]所公开的系统和方法利用这些SADP加工技术来生产能够处理高电压差(例如，0-3.3伏特)的半导体器件。通过使用浮置金属线来实现改进的处理较高电压的能力，该浮置金属线有时被称为“维和金属(peacekeepermetal)”或“维和结构(peacekeeperstructure)”。所谓的维和金属或维和结构增加了相邻的网(net)之间的间距，从而可以使彼此的电势改变高达包括且超过3.3伏特。在一些实施例中，切割维和金属以提供在一对网之间所设置的浮置金属或导线。
[0043]图1示出被配置成实施下面所述的方法的至少一部分的系统100的一个实例。如图1所示，系统100包括电子设计自动化(“EDA”)工具110，诸如加利福尼亚芒廷维尤的Synopsys公司出售的“IC COMPILER” TM，EDA工具110具有包括诸如“ZR0UTE” TM (也由Synopsys出售)的布线器120的布局和布线工具。可以使用其他EDA工具110，举例来说，诸如由加利福尼亚圣何塞的Cadence Design Systems公司出售的“VIRTUOSO”用户定制设计平台或Cadence “Encounter” ?数字IC设计平台以及“VIRTUOSO”芯片组装布线器120。
[0044]EDA工具110是通过从计算机可读存储介质130、140获取存储的程序指令136并在通用处理器114上执行指令而形成的专用计算机。处理器114可以是任何中央处理单元(“CPU”)、微处理器、微控制器或用于执行指令的计算器件或电路。非暂时性机器可读存储介质130、140可以是闪存、随机存取存储器(“RAM”)、只读存储器(“ROM”)或其他存储介质。RAM的实例包括但不限于静态RAM (“SRAM”)和动态RAM (“DRAM”)。就几种可能性来说，ROM包括但不限于可编程ROM (“PR0M”)、电可编程ROM (“EPR0M”)和电可擦除可编程ROM(“EEPR0M”)。
[0045]系统100包括显示器116和用户界面或输入设备112，举例来说，诸如鼠标、触摸屏、麦克风、轨迹球、键盘或用户可以向系统100输入设计和布局指令的其他器件。一个或多个计算机可读存储介质130、140可以存储用户输入的数据，诸如可以包括单元库132a的电路设计和单元信息132、设计规则134、一个或多个程序文件136以及一个或多个图形数据系统(“⑶S”)II文件142。
[0046]EDA工具110还可以包括允许软件和数据在EDA工具110和外部器件之间传输的通信接口 118。通信接口 118的实例包括但不限于调制解调器、以太网卡、无线网卡、个人计算机存储卡国际协会(“PCMCIA”)插槽和卡等。经由通信接口 118传输的软件和数据可以具有信号的形式，该信号可以是能够被通信接口 118接收的电信号、电磁信号、光学信号等。这些信号可以经由通信路径(例如信道)提供给通信接口 118，可以使用导线、电缆、光纤、电话线、蜂窝链路、射频(“RF”)链路和其他通信信道来实现该通信路径。
[0047]布线器120能够接收包含在电路布局中的多个单元的识别，包括在彼此连接的多个单元内的选自单元库132a的单元对的清单132。设计规则134可以用于各种加工技术(例如，大于、小于或等于45nm的技术)。在一些实施例中，设计规则134将布线器120配置成在制造网格上定位连接线和通孔。其他实施例可以允许布线器在布局中包括离网连接线和/或通孔。
[0048]在一些实施例中，系统100被配置成根据图2所示的方法200实施一些或全部的方法。如图2所示，在框202中，接收设计说明书。可以由用户使用输入设备112输入设计说明书和/或可以经由通信接口 118接收设计说明书并将其存储在计算机可读存储介质130,140中。在一些实施例中，设计说明书包括高电压应用所使用的集成电路的一些参数。
[0049]在框204中，在布局中规定或以其他方式插入由金属或导电网302 (图3A)支持的最大电压信号。在一些实施例中，例如，将网之间的高电压信号规定为3.3伏特；然而，网之间的高电压信号可以高于或者低于3.3伏特。图3A示出被限定用于一个网(例如网A)的金属或导线302。在一些实施例中，网A是高电压网，或者换句话说，网A的金属导体具有比例如网B (如下面更详细描述的)的第二网更高的电势。
[0050]在框206中，将一个或多个维和结构304插入到设计中。例如，如图3B所示，紧邻网A的金属线302在与金属线302相距距离D的位置处插入维和结构304。在一些实施例中，距离D是用于SADP工艺的导线之间的固定间距。
[0051]在框208中，如图3C所示，在与维和结构304相距距离D的位置处限定用于第二网(例如网B)的金属线306。在一些实施例中，例如，网B的金属线306以在SADP工艺中所形成的导线之间的固定间隔距离(fixed spacing distance)与维和结构304间隔开。换句话说，导线306和维和结构304之间的距离与导电结构302和维和结构304之间的距离基本相同，作为本领域普通技术人员可以理解，该距离可以在半导体加工技术的规定容差内变化。在一些实施例中，网A和网B中相邻的导电结构之间的间距小于50nm。在一些实施例中，网A或网B的宽度基本等于间距S。在一些实施例中，网A或网B的宽度基本等于间距S的倍数。例如，网A或网B与间距S的比率可以基本等于1:N，其中N是大于或者等于I的数。
[0052]如图3C所示还标记出金属切割区域308。在一些实施例中，使用光刻和蚀刻工艺来去除被金属切割区域308限定的区域内的导电材料来形成金属切割区域308。
[0053]图4是图3C的更具体的示图并示出导线302和维和结构304之间的距离D与维和结构304和导电结构306之间的距离D基本相同。如上所述，在一些实施例中，距离D是用于SADP工艺的相邻导线之间的固定间隔尺寸。例如，在一些实施例中，距离D对应于光亥IJ胶的侧壁间隔件或硬掩模的侧壁间隔件(例如SiNx或S1x)的宽度。如本领域普通技术人员可以理解的，距离D根据可接受的半导体加工偏差可以具有一些偏差。因而，导电结构302和导电结构306之间的总间距S等于最小间距D的2倍与维和结构304的宽度W之和，即S=2D+W。因而，维和结构304的加入增大了网A和网B的相邻导线302和306之间的距离。网A和网B之间的这种增大的距离增大了用这些网形成的器件的VBD。
[0054]再次参照图2，在框210中，检查集成电路以确定其是否遵守设计规则134(图1)。例如，处理器114被配置成基于存储在如图1所示的计算机可读存储介质130、140中的设计规则134模拟所设计的集成电路的性能。在一些实施例中，可以使用其他测量或启发式(heuristics)方法来确定所设计的集成电路是否遵守设计规则134。规则检查用于评估集成电路在工作条件范围内是否正常运转。在一些实施例中，例如，在图2的框210中的规则检查包括确定包括彼此被一个或多个维和结构304 (图3B至图3E)间隔开的网A和网B的器件的击穿电压(VBD)。
[0055]如果集成电路由于归因于网A和网B之间的间距的原因未通过图2的框210中的规则检查，例如结构的Vbd小于期望值，则在框206中，将附加或多个附加维和结构304插入到设计中。如图3D所示，紧邻第一维和结构304-1在距离D处插入第二维和结构304-2，距离D与导线302和维和结构304-1之间的距离基本相同。
[0056]当紧邻导线302插入预期数量的维和结构304时(如图3D所示)，如上面在图2的框208中所述，提供第二导线306。图3E示出第一导线302和第二导线306通过一些(η个)维和结构304间隔开的实例。在一些实施例中，例如，直接相邻的维和结构304之间的距离、第一导线302和直接相邻的维和结构304-1之间的距离以及第二导线306和直接相邻的维和结构304-η之间的距离等于且对应于用于根据如国际半导体技术发展路线图(“ITRS”)所述的具体技术节点的SADP工艺的最小固定金属间距。
[0057]图5示出被5个维和结构304-1、304-2、304-3、304-4、304-5间隔开的金属线302(网Α)和金属线306 (网B)的一个实例。在一些实施例中，网A的金属线302和网B的金属线306之间的间距S等于6D与5W之和。如上所述，在一些实施例中，距离D对应于光刻胶的侧壁间隔件或硬掩模的侧壁间隔件(例如SiNx或S1x)的宽度。如本领域普通技术人员可以理解的，距离D根据可接受的半导体加工偏差可以具有一些偏差。在一些实施例中，W是个体维和结构304的宽度。虽然在图5中示出5个维和结构，但是应当理解可以在导线302和导线306之间设置少于或者多于5个维和结构。金属切割线308与每个维和结构304相关,用于从其他导线切断(severing)维和结构304,从而使维和结构304是电浮置的。
[0058]再次参照图2，如上面所述，对包括多个维和结构304的改良集成电路进行检查以确定其是否遵守框210中的设计规则(图1)。如果集成电路未通过框210中的检查，则如上面所述，图2示出的方法200反复地继续进行框206、框208和框210。当集成电路通过框210的规则检查时，在框212中，完成集成电路布局设计，并且在图2的框212中，将具有布局的数据文件存储在计算机可读存储介质130、140 (在图1中示出)中。在一些实施例中，例如，将在图1中示出的用于包括一个或多个维和结构304的集成电路布局的GDSII文件142存储在计算机可读存储介质130、140中。
[0059]在图2的框214中，基于图1示出的存储的⑶SII文件142为集成电路制造光刻掩模。在一些实施例中，在图2的框214中，使用SADP工艺制造包括含有一个或多个维和结构304 (图3B至图5)的一个或多个集成电路的半导体晶圆。
[0060]图6A不出用于高压金属氧化物金属(“Μ0Μ”)器件的布局600A的一个实例。如图6A所不，布局600A包括第一电压轨(power rail,又称电源线)302,对第一电源轨302设置第一电势，且第一电源轨302与在J方向上延伸的多条导线302-1、302-2连接。对第二电源轨306设置与第一电势不同的第二电势，并且第二电源轨306与在y方向上延伸的多条导线306-1、306-2连接。
[0061]在轨306的垂直(例如y方向)延伸部分和第一导线302-1之间设置维和结构304-1。维和结构304-2平行于维和结构304-1进行延伸并且设置在与轨302连接的导线302-1和与轨306连接的导线306-1之间。金属切割线308-1将轨302和轨306间隔开并且与金属切割线308-4 —起使维和结构304-1浮置，金属切割线308-4使导线302-1和维和结构304-2与轨306间隔开。维和结构304-2通过金属切割线308-2与轨302间隔开。
[0062]导线306-1从电源轨306垂直(例如在y方向上)延伸并通过金属切割线308_2与轨302间隔开。维和结构304-3设置在导线306-1和导线302-2之间并且分别通过金属切割线308-2和金属切割线308-5与电源轨302和电源轨306间隔开。金属切割线308-5将维和结构304-4与轨306间隔开，并且金属切割线308-3将维和线304-4和维和线304-5与轨302间隔开。金属切割线308-6将维和线304-5和轨302与轨306间隔开。
[0063]通孔连接件310用于将轨302和轨306连接至其他金属层(例如，Ml、M2、M3等)，该其他金属层垂直地(例如z方向)设置在图6A所示的金属层的上方或者下方。例如，通孔(未示出)在与图6A所示的X方向和y方向垂直(即，在纸的内外)的方向上延伸并将图6A所示的导线和轨连接至设置在其他金属层中的导线和轨。
[0064]图6B示出布局600B的另一个实例，布局600B可以形成在与形成布局600A的金属层不同的金属层中。布局600B包括第一电压轨(voltage rail,又称电压线)302和第二电压轨306，第一电压轨302和第二电压轨306通过金属切割线308-3和金属切割线308-4彼此间隔开。第一导线302-1和第二导线302-2与轨302连接，其中导线302-1通过金属切割线308-5与轨306间隔开，并且导线302-2通过金属切割线308-6与轨306间隔开。导线306-1和306-2与轨306连接，并且分别通过金属切割线308-1和308-2与轨302间隔开。
[0065]维和结构304-1设置在轨302在x方向上延伸的部分和平行于维和结构304_1延伸的导线306-1之间。金属切割线308-1和金属切割线308-4将维和结构304-1与轨302和轨306间隔开，使得维和结构304-1处于浮置电压电平状态。
[0066]金属切割线308-1和金属切割线308-5将设置在导线306_1和导线302_1之间的维和结构304-2分别与轨302和轨306间隔开。维和结构302-3设置在导线302-1和导线306-2之间并且分别通过金属切割线308-2和金属切割线308-5与轨302和轨306间隔开。金属切割线308-2和金属切割线308-6将设置在导线306-2和导线302-2之间的维和结构302-4与轨302和轨306间隔开。维和结构304-5设置在导线302-2和轨306的一部分之间，并且分别通过金属切割线308-3和金属切割线308-6与轨302和轨306间隔开。
[0067]布置不同的网的方式可以改变。例如，图7A示出其中不同的网彼此相互交叉且被维和结构304间隔开的布局的实例。例如，网A的导线302-1在无任何中间导线302、306的情况下通过维和结构304-1与网B的导线306-1间隔开。网B的导线306-1通过维和结构304-2与网A的另一导线302-2间隔开，网A的导线302-2通过维和结构304-3与网B的导电结构306-2间隔开。因而，图7A所示的实施例包括以相互交叉或者交错的方式布置的不同网(例如网A、网B、网A、网B等)的导线。
[0068]图7B示出其中网A的导线302-1和302-2彼此相邻设置而无中间导线306_1、306-2的布局的实例。导线302-1和导线302-2通过维和结构304-2彼此间隔开。网A的导线302-1通过维和结构304-1与网B的导线306-1间隔开，并且网A的导线302-2通过维和结构304-3与网B的导线306-2间隔开。这种布置有时被称为“同质心(common centroid)”布置。
[0069]图8示出被称为“L”形状的可能布局的一个实例。如图8所示，导电结构302包括在第一方向(例如Y方向)上延伸的第一部分302a和在垂直于第一方向的第二方向(例如X方向)上远离第一部分302a延伸的第二部分302b。也具有L形状的第一维和结构304-1被设置为紧邻导电结构302，并且该第一维和结构304-1包括一对叉开的腿部(divergentleg)304-la和304_lb。维和结构304-1与导电结构302间隔开间距D，间距D如上文所述在一些实施例中对应于光刻胶的侧壁间隔件或硬掩模的侧壁间隔件(例如SiNx或S1x)的宽度。如本领域普通技术人员可以理解的，距离D根据可接受的半导体加工偏差可以具有一些偏差。
[0070]紧邻导电结构302在与设置维和结构304-1的面相对设置的面上设置第二维和结构304-2。维和结构304-2也包括一对叉开的线304_2a和304_2b，其中线304_2a在y方向上延伸，而线304-2b在X方向上延伸。维和结构304-2与导电结构302间隔开间距D。
[0071]紧邻维和结构304-2设置第二导电结构306使得维和结构304_2设置在导电结构302和导电结构306之间。导电结构306也是L形的，具有在y方向上延伸的第一线306a和在X方向上延伸的第二线306b。导电结构306与维和结构304-2间隔开间距D。第三维和结构304-3可以被设置成紧邻导电结构306并与导电结构间隔开间距D。由于导电结构302,306通过维和结构304-2彼此间隔开，结构302和结构306之间的总距离S等于2D与维和结构304-2的宽度W之和。在一些实施例中，导电结构302、306和维和结构304 (即304-1,304-2和304-3)中的每一个都包括沿着它们的长度的金属切割区域308。
[0072]图9示出被称为“I”形状的可能布局的一个实例。如图9所示，在导电结构302和导电结构306之间设置维和结构304-2，使得导电结构302和导电结构306彼此间隔开距离S，距离S等于W (即维和结构304-2的宽度)与2D (即，维和结构304-2和导电结构302、306之间的最小间隔距离D的两倍)之和。金属切割区域308用于将导电结构302、306和维和结构304与其他器件或结构间隔开。
[0073]图10示出被称为“O”形状的可能布局的一个实例。图10所示的实例包括三个导电结构302、306、312，其分别通过维和结构304-1、维和结构304-2彼此间隔开。导电结构302具有矩形形状并在所有四条边上都被维和结构304-1环绕。维和结构304-1包括四个部分304-la、304-lb、304-lc和304_ld。部分304_la和部分304_lc在y方向上延伸，而部分304-lb和部分304-ld在X方向上延伸。
[0074]导电结构306包括四个部分306a、306b、306c、306d并环绕维和结构304_1的所有四条边。部分306a和部分306c分别沿着维和结构304-1的部分304_la和部分304_lc延伸，而部分306b和部分306d分别沿着部分304-lb和部分304_ld延伸。导电结构306被维和结构304-2环绕，维和结构304-2包括四个部分304-2a、304-2b、304_2c和304_2d。维和结构304-2被导电结构312环绕，其中每个部分312a、312b、312c和312d均被设置成紧邻维和结构304-2的相应部分304-2a、304-2b、304-2c和304_2d。
[0075]第三维和结构304-3被示出为环绕导电结构312。与图10所示的其他维和结构304相同，维和结构304-3包括四个部分304-3a、304-3b、304-3c和304_3d，每个部分均被设置成紧邻导电结构312的相应部分312a、312b、312c和312d。设置在导电结构302、306、312之间的每个维和部分304-1、304-2都被设置在间隔件(即D)之间，如上所述，D可以对应于光刻胶的侧壁间隔件或硬掩模的侧壁间隔件(例如SiNx或S1x)的宽度。如本领域普通技术人员可以理解的，距离D根据可接受的半导体加工偏差可以具有一些偏差。
[0076]图10所示的维和结构304甚至在无金属切割层308的情况下也可以是浮置的。在一些实施例中，维和结构304的电势介于相邻的导电结构302、306、312的电势之间。例如，维和结构304-1的电势可以介于导电结构302的电势和导电结构306的电势之间，而维和结构304-2的电势可以介于导电结构306的电势和导电结构312的电势之间。
[0077]图11示出被称为“U”形状的可能布局的一个实例。如图11所示，导电结构302包括在I方向上延伸的一对平行腿部302a、302c和在x方向上延伸的横向腿部302b。导电结构302设置在维和结构304-1和304-2之间，维和结构304-1和304-2均具有三个部分304-la、304-2a、304-lb、304_2b、304-lc、304_2c。
[0078]包含三个部分306a、306b、306c的第二导电结构306设置在维和结构304_2和304-3之间。与维和结构304-1和304-2相同地，维和结构304-3，包括三个部分304_3a、304-3b、304-3c，其中部分304_3a和部分304_3c在y方向上延伸，部分304_3b在x方向上延伸。
[0079]因此，在图8至图11所示的实例中，维和结构304遵循低电压网或高电压网(例如导电结构302、306、312)的图案。虽然示出L形状、O形状和U形状，但导电结构302、306、312和维和结构304可以具有其他形状。此外，维和结构304可以设置在一个或多个金属层(例如Ml、M2、M3等)上，并且在布线布局中可以通过通孔彼此连接。
[0080]在一些实施例中，一种方法包括确定具有第一布局的电路的响应，第一布局包括设置在第一导电结构和第二导电结构之间的第一维和结构；确定包括第一导电结构和第二导电结构的器件的击穿电压；以及如果器件的击穿电压大于阈值电压，则将第一电路的设计存储在计算机可读存储介质中。第一导电结构的第一电压电平大于第二导电结构的第二电压电平。第一导电结构和第二导电结构被设置成彼此之间的距离大于或等于维和结构的宽度与待用来制造电路的自对准双图案化(“SADP”)工艺中导线之间的两倍的固定间隔距离之和。
[0081 ] 在一些实施例中，模拟第一电路的响应包括使用处理器。
[0082]在一些实施例中，该方法包括如果器件的击穿电压低于阈值，则改良电路的布局以为第一电路创建第二布局从而创建第二布局；以及确定具有第二布局的电路的响应。在第二布局中的器件包括设置在第一导电结构和第二导电结构之间的多个维和结构。
[0083]在一些实施例中，一种方法包括基于存储在计算机可读存储介质中的设计制造用于电路的掩模。该掩模包括用于形成第一导电结构但不用于形成维和结构的图案。
[0084]在一些实施例中，第一导电结构和第二导电结构中的每一个均具有下列形状中的至少一种:具有一对叉开的腿部的L形状、具有被横向部分连接起来的一对平行腿部的U形状以及包括第一对平行部分和相对于第一对平行部分垂直延伸的第二对平行部分的O形状。
[0085]在一些实施例中，维和结构是浮置金属结构。
[0086]在一些实施例中，维和结构通过金属切割线与至少另一维和结构或导电结构间隔开。
[0087]在一些实施例中，一种集成电路包括被配置成具有第一电势的器件的第一导电结构；被配置成具有不同于第一电势的第二电势的器件的第二导电结构；以及设置在第一导电结构和第二导电结构之间的且将第一导电结构和第二导电结构间隔开的维和结构。维和结构与第一导电结构和第二导电结构中的至少一个间隔开在形成集成电路的自对准双图案化(“SADP”)工艺中的导线之间的固定间隔距离。
[0088]在一些实施例中，第二维和结构设置在第一导电结构和第二导电结构之间。
[0089]在一些实施例中，多个维和结构设置在第一导电结构和第二导电结构之间。
[0090]在一些实施例中，维和结构是浮置金属结构。
[0091]在一些实施例中，维和结构被配置成具有介于第一电势和第二电势之间的第三电势。
[0092]在一些实施例中，第一导电结构包括在第一方向上延伸的第一部分和与第一导电结构连接的第二部分，并且第二导电部分在与第一方向不同的第二方向上延伸。
[0093]在一些实施例中，第一导电结构包括在第一方向上延伸的一对平行部分以及连接该对平行部分的横向部分。
[0094]在一些实施例中，第一导电部分包括第一对平行部分和第二对平行部分。第一对平行部分与第二对平行部分连接并且在第一方向上延伸，该第一方向与第二对平行部分延伸的第二方向不同。
[0095]在一些实施例中，维和结构形状与第一导电结构的形状互补。
[0096]在一些实施例中，用程序代码对非暂时性机器可读存储介质进行编码，其中在通过处理器执行程序代码时，处理器实施一种方法。该方法包括确定具有第一布局的电路的响应，第一布局包括设置在第一导电结构和第二导电结构之间的第一维和结构；以及确定包括第一导电结构和第二导电结构的器件的击穿电压。第一导电结构的第一电压电平大于第二导电结构的第二电压电平。第一导电结构和第二导电结构被设置成彼此之间的距离大于或者等于维和结构的宽度与在待用来制造电路的自对准双图案化(“SADP”)工艺中的导线之间的两倍的固定间隔距离之和。
[0097]在一些实施例中，一种方法包括确定具有第二布局的电路的响应，第二布局包括在第一导电结构和第二导电结构之间设置的多个维和结构
[0098]在一些实施例中，维和结构是浮置金属结构。
[0099]在一些实施例中，维和结构通过金属切割线与至少另一维和结构或导电结构间隔开。
[0100]可以至少部分地以方法和用于实践那些方法的装置的形式来实现所公开的系统和方法。还可以至少部分地以在诸如软盘、⑶-R0M、DVD-R0M、蓝光盘、硬盘驱动器、USB快闪驱动器或任何其他机器可读存储介质的有形介质中所实现的程序代码的形式来实现所公开的系统和方法，其中，当程序代码被上传到诸如计算机的机器中并由该机器执行时，该机器变为用于实践本发明的装置。还可以至少部分地以程序代码的形式实现所公开的系统和方法，例如存储在存储介质中、上传到机器中和/或由机器执行的程序代码，还是通过一些传输介质(诸如通过电气布线或电缆布线、通过光纤或者经由电磁辐射)进行传输的程序代码，其中，当程序代码被上传到诸如计算机的机器中并由该机器执行时，该机器变为用于实践该方法的装置。当在通用处理器上实施程序代码段时，该程序代码段与处理器结合以提供与专用逻辑电路类似地进行操作的独特器件。
[0101]虽然依据示例性实施例描述了系统和方法，但其不限于此。相反，随附的权利要求应被宽泛地解释成包括本领域技术人员在不脱离系统和方法的等效物的范围的情况下做出的本发明的其他变型例和实施例。
【权利要求】
1.一种方法，包括: 确定具有第一布局的电路的响应，所述第一布局包括设置在第一导电结构和第二导电结构之间的第一维和结构，所述第一导电结构的第一电压电平大于所述第二导电结构的第二电压电平； 确定包括所述第一导电结构和所述第二导电结构的器件的击穿电压；以及 如果所述器件的击穿电压高于阈值电压，则将所述电路的设计存储在计算机可读存储介质中， 其中，所述第一导电结构和所述第二导电结构被设置成彼此之间的距离大于或者等于所述维和结构的宽度与两倍的固定间隔距离之和，所述固定间隔距离是在用于制造所述电路的自对准双图案化(“SADP”)工艺中的导线之间的距离。
2.根据权利要求1所述的方法，其中，模拟所述第一电路的响应包括使用处理器。
3.根据权利要求1所述的方法，还包括: 如果所述器件的击穿电压低于所述阈值，则修改所述电路的布局以创建所述电路的第二布局；以及 确定具有所述第二布局的电路的响应， 其中，所述第二布局中的 器件包括设置在所述第一导电结构和所述第二导电结构之间的多个维和结构。
4.根据权利要求1所述的方法，还包括:基于存储在所述计算机可读存储介质中的设计制造用于所述电路的掩模， 其中，所述掩模包括用于形成所述第一导电结构但不用于形成维和结构的图案。
5.根据权利要求1所述的方法，其中，所述第一导电结构和所述第二导电结构中的每一个均具有下列形状中的至少一种:具有一对叉开的腿部的L形、具有通过横向部分连接起来的一对平行的腿部的U形和包括第一对平行部分和相对于所述第一对平行部分垂直延伸的第二对平行部分的O形。
6.根据权利要求1所述的方法，其中，所述维和结构是浮置金属结构。
7.根据权利要求6所述的方法，其中，所述维和结构通过金属切割线与至少另一维和结构或导电结构间隔开。
8.一种集成电路,包括: 器件的第一导电结构，被配置成具有第一电势； 所述器件的第二导电结构，被配置成具有第二电势，所述第二电势不同于所述第一电势；以及 维和结构，设置在所述第一导电结构和所述第二导电结构之间并将所述第一导电结构和所述第二导电结构间隔开， 其中，所述维和结构与所述第一导电结构和所述第二导电结构中的至少一个间隔开在用于形成所述集成电路的自对准双图案化(“ SADP ”)工艺中的导线之间的固定间隔距离。
9.根据权利要求8所述的集成电路，还包括设置在所述第一导电结构和所述第二导电结构之间的第二维和结构。
10.一种用程序代码进行编码的非暂时性机器可读存储介质，其中，当所述程序代码由处理器执行时，所述处理器实施包括以下步骤的方法:确定具有第一布局的电路的响应，所述第一布局包括设置在第一导电结构和第二导电结构之间的第一维和结构，所述第一导电结构的第一电压电平大于所述第二导电结构的第二电压电平； 确定包括所述第一导电结构和所述第二导电结构的器件的击穿电压， 其中，所述第一导电结构和所述第二导电结构被设置成彼此之间的距离大于或者等于所述维和结构的宽度与两倍的固定间隔距离之和，所述固定间隔距离是在用于制造所述电路的自对准双图案化(“ SADP”)工艺中的导线之间的距离。
【文档编号】H01L27/02GK104050311SQ201410083387
【公开日】2014年9月17日 申请日期:2014年3月7日 优先权日:2013年3月14日
【发明者】田丽钧, 吴真智, 陈国基 申请人:台湾积体电路制造股份有限公司