芯片布置以及用于制造芯片布置的方法
【专利摘要】一种芯片布置可包括：第一半导体芯片，具有第一侧和与第一侧相对的第二侧；第二半导体芯片，具有第一侧和与第一侧相对的第二侧，第二半导体芯片设置在第一半导体芯片的第一侧并且电耦合到第一半导体芯片，第二半导体芯片的第一侧面向第一半导体芯片的第一侧；密封层，至少部分密封第一半导体芯片和第二半导体芯片，密封层具有第一侧和与第一侧相对的第二侧，第二侧面向与第二半导体芯片的第二侧相同的方向；以及互连结构，至少部分设置在密封层中并且电耦合到第一和第二半导体芯片中的至少一个，其中互连结构可延伸到密封层的第二侧。
【专利说明】芯片布置以及用于制造芯片布置的方法
【技术领域】
[0001]各个方面涉及芯片布置以及用于制造芯片布置的方法。
【背景技术】
[0002]在制造集成电路(IC)中，IC (其又可称作芯片或小片)可在分配和/或与其它电子组件集成之前经过封装。这个封装可包括将芯片密封在材料中，并且在封装外部提供电触点以提供到芯片的接口。
[0003]随着对IC的更大能力和特征的需求增加，多个芯片可相互堆叠，以形成单个IC封装。将多个芯片相互堆叠的这个过程可称作小片堆叠，以及结果可称作小片叠层。小片堆叠对于给定占用面积可增加单个IC封装中可包含的芯片数量。因此，可节约印刷电路板上的不动产，和/或可简化板组装过程。除了节省空间之外，小片堆叠还可产生装置的更好电气性能，因为相互堆叠的芯片之间更短的互连布线可引起更快的信号传播以及噪声和串扰的降低。
[0004]虽然小片叠层的上述特征会是有利的，但是将多个芯片相互堆叠可减少小片叠层上可用于小片叠层的多个芯片与例如印刷电路板之间的电气布线和/或互连的面积。这例如可增加具有小片叠层的IC封装的设计的复杂度。可能需要堆叠芯片和/或封装所堆叠芯片的新方式。
【发明内容】
[0005]提供一种芯片布置，其可包括:第一半导体芯片，具有第一侧和与第一侧相对的第二侧；第二半导体芯片，具有第一侧和与第一侧相对的第二侧，第二半导体芯片设置在第一半导体芯片的第一侧并且电耦合到第一半导体芯片，第二半导体芯片的第一侧面向第一半导体芯片的第一侧；密封层，至少部分密封第一半导体芯片和第二半导体芯片，密封层具有第一侧和与第一侧相对的第二侧，第二侧面向与第二半导体芯片的第二侧相同的方向；以及互连结构，至少部分设置在密封层中并且电耦合到第一和第二半导体芯片中的至少一个，其中互连结构可延伸到密封层的第二侧。
[0006]提供一种制造芯片布置的方法，其可包括:提供具有第一侧和与第一侧相对的第二侧的第一半导体芯片；将第二半导体芯片设置在第一半导体芯片的第一侧之上，第二半导体芯片具有第一侧和与第一侧相对的第二侧，第二半导体芯片的第一侧面向第一半导体芯片的第一侧，其中第二半导体芯片可电耦合到第一半导体芯片；形成密封层以至少部分密封第一和第二半导体芯片，密封层具有第一侧和与第一侧相对的第二侧，密封层的第二侧面向与第二半导体芯片的第二侧相同的方向；以及形成至少部分在密封层中的互连结构，其中互连结构可电耦合到第一和第二半导体芯片中的至少一个并且延伸到密封层的第二侧。
【专利附图】
【附图说明】
[0007]附图中，相似的参考标号在全部不同视图中一般表示相同的部件。附图不一定按比例绘制，重点而是一般在于示出本发明的原理。在以下描述中，参照以下附图来描述本发明的各个方面，其中:
[0008]图1A和图1B示出包括堆叠在第二芯片之上的至少一个第一芯片的常规芯片布置的截面图。
[0009]图2示出芯片布置的截面图。
[0010]图3示出包括设置在第一半导体芯片与第二半导体芯片之间的填充材料的芯片布置的截面图。
[0011]图4示出包括第三半导体芯片的芯片布置的截面图。
[0012]图5示出包括至少一个通孔和金属化层的芯片布置的截面图。
[0013]图6示出用于制造芯片布置的方法。
[0014]图7A至图71示出用于制造芯片布置的方法的过程流程。
【具体实施方式】
[0015]以下详细描述参照附图，通过举例说明，附图示出可实施本发明的具体细节和方面。充分详细地描述这些方面，以便使本领域的技术人员能够实施本发明。可利用其它方面，并且可进行结构、逻辑和电气变更，而没有背离本发明的范围。各个方面不一定相互排斥，因为一些方面能够与一个或多个其它方面相结合以形成新的方面。描述了结构或装置的各个方面，以及描述了方法的各个方面。可以理解，结合结构或装置所述的一个或多个(例如全部)方面可同样适用于方法，反过来也是一样。
[0016]词语“示范”在本文中用来表示“用作示例、实例或说明”。本文中描述为“示范”的任何方面或设计不一定被理解为相对其它方面或设计是优选或有利的。
[0017]本文中用来描述形成特征(例如位于一侧或表面“之上”的层)的词语“之上”可用来表示该特征，例如该层，可“直接在”所指侧或表面“上”形成，例如与所指侧或表面直接接触。本文中用来描述形成特征(例如位于一侧或表面“之上”的层)的词语“之上”可用来表示该特征，例如该层，可“间接在”所指侧或表面“上”形成，其中一个或多个附加层设置在所指侧或表面与所形成层之间。
[0018]同样，本文中用来描述设置在另一个之上的特征(例如“覆盖”一侧或表面的层)的词语“覆盖”可用来表示该特征，例如该层，可设置在所指侧或表面之上并且与其直接接触。本文中用来描述设置在另一个之上的特征(例如“覆盖”一侧或表面的层)的词语“覆盖”可用来表示该特征，例如该层，可设置在所指侧或表面之上并且与其间接接触，其中一个或多个附加层设置在所指侧或表面与覆盖层之间。
[0019]本文中用来描述一特征连接到至少另一所指特征的术语“耦合”和/或“电耦合”和/或“连接”和/或“电连接”并不是要表示该特征以及至少另一所指特征必须直接耦合或连接在一起；中间特征可设置在该特征与至少另一所指特征之间。
[0020]诸如“上”、“下”、“顶部”、“底部”、“左边”、“右边”等的方向术语可参照所述(一个或多个)附图的取向来使用。因为(一个或多个)附图的部件可定位于许多不同的取向，所以方向术语用于进行说明而决不是限制。要理解，可进行结构或逻辑变更，而没有背离本发明的范围。
[0021]芯片(其又可称作“小片”)在分配和/或与诸如电路板(例如印刷电路板)、其它芯片和/或其它芯片封装之类的其它电子装置集成之前可能必须经过封装。封装芯片(或小片)可包括将芯片(或小片)密封在材料(例如塑性材料)中，并且在芯片封装的表面(例如外表面)提供电触点(例如，焊球和/或凸块，例如微凸块)。
[0022]至少另一芯片可经由电触点(例如，凸块，例如微凸块)连接(例如电连接)到芯片封装的芯片。例如，芯片封装可堆叠(例如垂直堆叠)在至少另一芯片之上，以及该至少另一芯片可经由电触点(例如，凸块，例如微凸块)连接(例如电连接)到芯片封装的芯片。
[0023]图1A示出包括堆叠在第二芯片104之上的第一芯片102的常规扇入型芯片布置100的截面图。
[0024]第一芯片102可包括或者可以是芯片(或小片)和/或无源装置(例如电阻器和/或电容器和/或电感器)。
[0025]芯片布置100可包括多个焊球112和/或多个凸块114 (例如微凸块)。多个焊球112和/或多个凸块114 (例如微凸块)可在第一芯片102的一侧102a形成(例如设置)。
[0026]第一芯片102可通过再分配层(RDL) 116电连接到多个焊球112的至少一个焊球和/或多个凸块114的至少一个凸块。RDLl 16例如可部分或完全设置在绝缘层117 (例如介电层)中。RDLl 16可再分配和/或再映射从第一芯片102到多个焊球112和/或多个凸块114的电连接。
[0027]芯片布置100可包括第二芯片104，其可设置在第一芯片102之下。例如，第一芯片102可堆叠在第二芯片104之上。第一芯片102的一侧102a可以是第一芯片102的有源侧102a，以及第二芯片104可具有有源侧104a。第一芯片102的有源侧102a可面向第二芯片104的有源侧104a。
[0028]第一芯片102可例如经由多个凸块114(例如微凸块)耦合(例如电耦合)到第二芯片104。例如，第一芯片102的有源侧102a可耦合(例如电耦合)到第二芯片104的有源侧104a。由于第一和第二芯片102、104的有源侧102a、104a可彼此相向，所以设置在第一芯片102与第二芯片104之间的多个凸块114可具有短高度。
[0029]由第一芯片102和第二芯片104所形成的布置可称作母女小片WLB(晶圆级球栅阵列)封装。第一芯片102例如可称作母小片或载体小片，以及第二芯片104可称作女小片。第一芯片102(例如母小片)例如可在其有源侧102a上携带第二芯片104(例如女小片)。第二芯片104 (例如女小片)可小于第一芯片102 (例如母小片)。例如，第二芯片104(例如女小片)的横向长度L2可小于第一芯片102 (例如母小片)的横向长度LI。作为另一个示例，第二芯片104 (例如女小片)的厚度T2可小于第一芯片102 (例如母小片)的厚度Tl。
[0030]图1A所示的母女小片WLB封装可例如经由多个焊球112电连接到印刷电路板(PCB) 118。如图1A所示，在第一芯片102的横向长度LI中可存在区域A，该区域A可由第二芯片104(例如女小片)来占用。由于第一芯片102的区域A可由第二芯片104来占用，所以在区域A不可以形成多个焊球112。在可能要求多个焊球112契合在第一芯片102(例如母小片)的横向长度LI之内的扇入型晶圆级封装中，由第二芯片104(例如女小片)占用区域A可能限制可为第一芯片102(例如母小片)与PCB118之间的电连接所提供的焊球112的数量。
[0031]此外，第一芯片102(例如母小片)的区域A可能不可用于电气布线，因为它由第二芯片104(例如女小片)占用。在可能要求电气布线契合在第一芯片102(例如母小片)的横向长度LI之内的扇入型晶圆级封装中，由第二芯片104(例如女小片)占用区域A可限制可用于电气布线的面积。这可增加母女小片WLB封装的设计复杂度。
[0032]第二小片104(例如女小片)可需要具有小横向长度L2，以便提供围绕第二芯片104(例如女小片)的空间S，以接纳多个焊球112。在可能要求电气布线和/或多个焊球112契合在第一芯片102(例如母小片)的横向长度LI之内的扇入型晶圆级封装中，空间S可受到限制。接着，这又可限制可在母女小片WLB封装中使用的第二芯片104(例如女小片)的尺寸。
[0033]第二芯片104(例如女小片)可需要薄化到预期厚度T2，以便契合在第一芯片102(例如母小片)与PCB118之间。例如，可能有必要在第二芯片104(例如女小片)与PCBl 18之间提供空隙C。相应地，第二芯片104 (例如女小片)在附连到第一芯片102 (例如母小片)之前可需要经过薄化。拾取薄化的第二芯片104(例如女小片)并且将其放置在第一芯片102 (例如母小片)的一侧(例如有源侧102a)会是困难的。
[0034]可执行回流过程，以便将第二芯片104 (例如女小片)连接到第一芯片102 (例如经由多个凸块114)。对薄化的第二芯片104(例如女小片)执行回流过程可能是困难的。此外，对具有小厚度T2的第二芯片104 (例如女小片)执行回流过程可降低产率，因而增加制造芯片布置100的成本。
[0035]图1B示出包括堆叠在第二芯片104之上的至少一个第一芯片102-1、102-2、102-3的常规扇出型芯片布置101的截面图。
[0036]与图1A中相同的图1B中的参考标号表示与图1A中相同或相似的元件。因此，那些元件在这里不再详细赘述；参照以上描述。下面描述图1B与图1A之间的差别。
[0037]如图1B所不,扇出型芯片布置101可包括嵌入密封126中的至少一个第一芯片102-1、102-2、102-3。RDL116可再分配和/或再映射从至少一个第一芯片102_1、102_2、102-3到多个焊球112和/或多个凸块114的电连接。
[0038]在扇出型芯片布置中、诸如芯片布置101中，多个焊球112和/或多个凸块114可延伸到至少一个第一芯片102-1、102-2、102-3的横向长度LI之外。然而，芯片布置101的横向长度L3的区域A因区域A由第二芯片104占用而可能不可用于电气布线和/或形成多个焊球112和/或多个凸块114。换言之，第二芯片104(例如女芯片)的背面可能不能用于电气布线和/或形成多个焊球112和/或多个凸块114。
[0039]鉴于扇入型芯片布置100和扇出型芯片布置101的上述特征，可确定以下需要:
[0040]有必要提供一种芯片布置，其中女小片没有限制可为到/从母小片的电连接所提供的焊球数量，同时防止扇出型芯片布置的总尺寸(例如总横向长度)的大增加。
[0041]有必要提供一种芯片布置，其中可用于母小片上的电气布线的面积不受女小片的存在限制。
[0042]有必要提供一种芯片布置，其中多个焊球可在女小片的一侧(例如，背面)形成。
[0043]有必要提供一种芯片布置，其中电气布线可在女小片的一侧(例如，背面)形成。
[0044]有必要提供一种芯片布置，其中女小片在附连到母小片之后可薄化成预期厚度。
[0045]这种芯片布置例如可由图2所示的芯片布置来提供。
[0046]图2示出芯片布置200的截面图。
[0047]芯片布置200可包括第一半导体芯片202、第二半导体芯片204、密封层206和互连结构208。
[0048]作为示例仅示出一个第一半导体芯片202，但是第一半导体芯片202的数量可大于一，并且例如可以为二、三、四、五等。例如，芯片布置200可包括多个第一半导体芯片202,其例如可设置成彼此横向相邻。
[0049]同样，作为示例仅示出一个第二半导体芯片204，但是第二半导体芯片204的数量可大于一，并且例如可以为二、三、四、五等。例如，芯片布置200可包括多个第二半导体芯片204，其例如可设置成彼此横向相邻。
[0050]第一半导体芯片202和/或第二半导体芯片204可包括或者可以是供MEMS (微机电系统)应用和/或逻辑应用和/或存储器应用和/或电力应用中使用的芯片(或小片)，但是供其它应用中使用的芯片也可以是可能的。第一半导体芯片202和/或第二半导体芯片204可包括或者可以是无源部件(例如电阻器和/或电容器和/或电感器)。
[0051]第一半导体芯片202和/或第二半导体芯片204可包括半导体衬底，其可包括半导体材料或者可由其组成。半导体材料可包括或者可以是从一组材料中选取的至少一个材料，该组由下列项组成:硅、锗、氮化镓、砷化镓和碳化硅，但是其它材料也可以是可能的。
[0052]第一半导体芯片202例如可以是母小片(其又可称作载体小片)。第二半导体芯片204例如可以是女小片，其例如可耦合(例如电耦合)到第一半导体芯片202(例如母小片或载体小片)。
[0053]第一半导体芯片202可具有第一侧202a以及与第一侧202a相对的第二侧202b。第一半导体芯片202还可包括至少一个侧壁202c。第一半导体芯片202的第一侧202a和第二侧202b可分别包括或者可以分别是第一半导体芯片202的正面和背面。作为另一个示例，第一半导体芯片202的第一侧202a可包括或者可以是第一半导体芯片202的有源侧。作为又一示例，第一半导体芯片202的第一侧202a和第二侧202b可分别包括或者可以分别是第一半导体芯片202的底面和顶面。
[0054]第二半导体芯片204可具有第一侧204a以及与第一侧204a相对的第二侧204b。第二半导体芯片204还可包括至少一个侧壁204c。第二半导体芯片204的第一侧204a和第二侧204b可分别包括或者可以分别是第二半导体芯片204的正面和背面。作为另一个示例，第二半导体芯片204的第一侧204a可包括或者可以是第二半导体芯片204的有源侧。作为又一示例，第二半导体芯片204的第一侧204a和第二侧204b可分别包括或者可以分别是第二半导体芯片204的底面和顶面。
[0055]第二半导体芯片204可设置在第一半导体芯片202的第一侧202a(例如正面)。例如，在图2所示的视图中，第二半导体芯片204可设置在第一半导体芯片202的第一侧202a(例如正面)之下。在另一个视图中，例如，第二半导体芯片204可设置在第一半导体芯片202的第一侧202a (例如正面)之上。
[0056]第一半导体芯片202和第二半导体芯片204可按照面对面布置设置在芯片布置200中。例如，第二半导体芯片204的第一侧204a可面向第一半导体芯片202的第一侧202a,如图2所不。如上所述,第一半导体芯片202的第一侧202a可以是第一半导体芯片202的正面，以及第二半导体芯片204的第一侧204a可以是第二半导体芯片204的正面。在这种示例中，第一半导体芯片202和第二半导体芯片204可按照正面对正面布置来设置。作为另一个不例，第一半导体芯片202的第一侧202a可以是第一半导体芯片202的有源侦牝以及第二半导体芯片204的第一侧204a可以是第二半导体芯片204的有源侧。在这种示例中，第一半导体芯片202和第二半导体芯片204的有源侧可彼此相向。
[0057]第一半导体芯片202可大于第二半导体芯片204。例如，第一半导体芯片204可具有厚度Tl,该厚度Tl可沿垂直于第一半导体芯片202的第一表面202a的方向来测量。第二半导体芯片204可具有厚度T2，该厚度T2可沿垂直于第二半导体芯片204的第一表面204a的方向来测量。
[0058]第一半导体芯片202可大于第二半导体芯片204,因为第一半导体芯片202的厚度Tl可大于第二半导体芯片204的厚度T2。第二半导体芯片204的厚度T2例如可小于或等于大约100 μ m、例如小于或等于大约75 μ m、例如小于或等于大约50 μ m、例如小于或等于大约20 μ m、例如小于或等于大约15 μ m,但是其它厚度也可以是可能的。
[0059]第一半导体芯片202可具有横向长度LI，其可沿垂直于厚度Tl的方向来测量，以及第二半导体芯片204可具有横向长度L2，其可沿垂直于厚度T2的方向来测量。第一半导体芯片202可大于第二半导体芯片204,因为第一半导体芯片202的横向长度LI可大于第二半导体芯片204的横向长度L2，如图2所示。横向长度LI可以是第一半导体芯片202的长度，以及横向长度L2可以是第二半导体芯片204的长度。相应地，第一半导体芯片202可具有比第二半导体芯片204要大的长度。
[0060]第一半导体芯片202可大于第二半导体芯片204,因为第一半导体芯片202的芯片面积可大于第二半导体204的芯片面积。芯片面积例如可参考第一半导体芯片202和/或第二半导体芯片204的一侧的面积。例如，第一半导体芯片202的第一侧202a(例如有源侧)的面积可大于第二半导体芯片204的第一侧204a(例如有源侧)的面积。
[0061]第二半导体芯片204(其可小于第一半导体芯片202)可横向设置在第一半导体芯片202的边界内。例如，第二半导体芯片204的横向长度L2可处于第一半导体芯片202的横向长度LI之内，如图2所不。换言之,第一半导体芯片202 (例如第一半导体芯片202的边界)可横向延伸到第二半导体芯片204(例如第二半导体芯片204的边界)之外。
[0062]第一半导体芯片202和第二半导体芯片204可相互耦合(例如电耦合)。例如，第一半导体芯片202可与第二半导体芯片204集成(例如垂直集成)。第一半导体芯片202和第二半导体芯片204可经由例如至少一个电连接器(例如，互连(例如芯片互连))210相互耦合(例如电耦合)。换言之，芯片布置200可包括至少一个电连接器(例如，互连(例如芯片互连))210，其可将第一半导体芯片202耦合(例如电耦合)到第二半导体芯片204。该至少一个电连接器210例如可设置在第一半导体芯片202的第一侧202a(例如有源侧)与第二半导体芯片204的第一侧204a(例如有源侧)之间，如图2所示。
[0063]第一半导体芯片202可包括至少一个导电触点202d,其可设置在第一半导体芯片202的第一侧202a(例如有源侧)。该至少一个导电触点202d可耦合(例如电耦合)到设置在第一半导体芯片202的第一侧202a(例如有源侧)与第二半导体芯片204的第一侧204a(例如有源侧)之间的至少一个电连接器210。第一半导体芯片202和第二半导体芯片204可经由例如至少一个电连接器210相互耦合(例如电耦合)。该至少一个电连接器210又可耦合(例如电耦合)到可设置在第一半导体芯片202的第一侧202a (例如有源侦D的至少一个导电触点202d。该至少一个电连接器210例如可包括或者可以是至少一个凸块等。该至少一个电连接器210与该第一半导体芯片202的至少一个导电触点202d之间的耦合(例如电耦合)可以是直接耦合(例如电耦合)，或者可包括至少一个中间结构。该至少一个中间结构可包括或者可以是再分配结构或金属化(例如凸块下金属化)，但是其它中间结构也可以是可能的。
[0064]第二半导体芯片204可包括至少一个导电触点204d，其可设置在第二半导体芯片204的第一侧204a (例如有源侧)。该至少一个导电触点204d可耦合(例如电耦合)到设置在第一半导体芯片202的第一侧202a(例如有源侧)与第二半导体芯片204的第一侧204a(例如有源侧)之间的至少一个电连接器210。换言之，第一半导体芯片202和第二半导体芯片204可经由例如至少一个电连接器210相互耦合(例如电耦合)，该至少一个电连接器210又可耦合(例如电耦合)到可设置在第二半导体芯片204的第一侧204a的至少一个导电触点204d。
[0065]第一半导体芯片202的至少一个导电触点202d和/或第二半导体芯片204的至少一个导电触点204d可包括或者可以是焊盘(例如焊接区)。第一半导体芯片202的至少一个导电触点202d和/或第二半导体芯片204的至少一个导电触点204d例如可分别为第一半导体芯片202和/或第二半导体芯片204提供接口(例如电接口)。换言之，可分别经由至少一个导电触点202d和/或至少一个导电触点204d，来与第一半导体芯片202和/或第二半导体芯片204交换信号(例如电信号、电源电位、地电位等)。
[0066]如上所述，第一半导体芯片202的第一侧202a可以是第一半导体芯片202的正面，以及第二半导体芯片204的第一侧204a可以是第二半导体芯片204的正面。在面对面布置中，较短互连例如在第一半导体202与第二半导体204之间可以是可能的。换言之，设置在第一半导体芯片202的第一侧202a与第二半导体芯片204的第一侧204a之间的至少一个电连接器210的长度L可以较短。
[0067]至少一个电连接器210可包括从一组导电材料所选取的至少一个导电材料或者可由其组成，该组由下列项组成:金属或者金属合金。例如，该至少一个电连接器210可由焊料(例如可包含锡、银、镍、导电胶或铜或者所列材料中的一个或多个的合金)组成。作为另一个示例，该至少一个电连接器210可由铜、钯、钛、钨、镍、金、铝或导电胶或者包括所列材料的至少一个(或者由其组成)的叠层或合金组成。
[0068]该至少一个电连接器210可包括或者可以是凸块和小柱中的至少一个，但是其它电连接器也可以是可能的。作为一个示例，至少一个电连接器210可包括或者可以是凸块，例如焊料块和/或微凸块(例如微焊料块)和/或倒装芯片凸块。作为另一个示例，该至少一个电连接器210可包括或者可以是柱凸块(例如，金属柱凸块(例如铜柱凸块))。
[0069]芯片布置200可包括密封层206。密封层206可至少部分密封第一半导体芯片202和第二半导体芯片204。例如,密封层206可从至少一个侧壁204c和第一侧204a来封闭第二半导体芯片204,并且可从至少一个侧壁202c和第一侧202a来封闭第一半导体芯片202，如图2所示。
[0070]密封层206可具有第一侧206a以及与第一侧206a相对的第二侧206b。密封层206的第一侧206a例如可以是芯片布置200的背面。密封层206的第二侧206b例如可以是芯片布置200的正面。
[0071]密封层206的第一侧206a可面向与第一半导体芯片202的第二侧202b (例如背面)相同的方向。例如，如图2所示，密封层206的第一侧206a和第一半导体芯片202的第二侧202b (例如背面)可背向第一半导体芯片202的第一侧202a (例如正面)。密封层206的第一侧206a可至少与第一半导体芯片202的第二侧202b (例如背面)基本上齐平。换言之，密封层206的第一侧206a和第一半导体芯片202的第二侧202b (例如背面)可至少形成芯片布置200的基本上平坦表面，如图2所示。
[0072]密封层206的第二侧206b可面向与第二半导体芯片204的第二侧204b (例如背面)相同的方向。例如，如图2所示，密封层206的第二侧206b和第二半导体芯片204的第二侧204b (例如背面)可背向第一半导体芯片202的第一侧202a。密封层206的第二侧206b可至少与第二半导体芯片204的第二侧204b (例如背面)基本上齐平。换言之，密封层206的第二侧206b和第二半导体芯片204的第二侧204b可形成芯片布置200的至少基本上平坦表面，如图2所示。备选地，密封层206可覆盖第二半导体芯片204的第二侧204b (例如背面)ο
[0073]密封层206可包括可与第一半导体芯片202和第二半导体芯片204不同的材料或者可由其组成。密封层206可包括绝缘材料或者可由其组成。密封层206可包括模塑材料(即，可通过模塑过程来模塑的材料)或者可由其组成。作为另一个示例，密封层206可包括层压材料(即，可通过层压过程来层压的材料)或者可由其组成。
[0074]密封层206可包括从一组材料中选取的至少一个材料或者可由其组成，该组由下列项组成:塑性材料、热塑材料和填充材料(例如包括硅石填充剂、玻璃填充剂、玻璃布、橡胶和金属微粒中的至少一个或者由它们组成)，但是其它材料也可以是可能的。作为一个示例，密封层206可包括塑性材料(例如，环氧树脂(例如热固模塑化合物))或者可由其组成。作为另一个示例，密封层206可包括塑性材料(例如，热塑性材料(例如高纯度含氟聚合物))或者可由其组成。
[0075]芯片布置200可包括互连结构208。互连结构208可至少部分设置在密封层206中，如图2所示。例如，互连结构208可包括可设置在密封层206内的部分208a、208b，并且可包括可设置在密封层206外部的部分208c、208d。
[0076]互连结构208例如可包括至少一个导电材料(例如至少一个金属和/或金属合金)或者可由其组成。该至少一个导电材料可从一组导电材料来选择，该组由下列项组成:铝、钨、钛、铜、镍、钯和金或者导电胶(填充有导电微粒的聚合物)，但是其它导电材料也可以是可能的。
[0077]互连结构208例如可再分配和/或再映射从第一半导体芯片202的第一侧202a和/或第二半导体芯片204的第一侧204a到密封层206的第二侧206b的电连接。相应地，互连结构208例如可延伸到密封层206的第二侧206b。
[0078]互连结构208可从第一半导体芯片的第一侧202a延伸到密封层206的第二侧206b。例如，互连结构208可包括一个部分208a，其可设置在第一半导体芯片202的第一侧202a与第二半导体芯片204的第一侧204a之间。相应地，互连结构208可从第一半导体芯片202的第一侧202a与第二半导体芯片204的第一侧204a之间延伸到密封层206的第二侧206b。互连结构208的部分208a可包括或者可以是设置在第一半导体芯片202的第一侧202a的再分配层(RDL)。部分208a (例如RDL)可配置成再分配和/或再映射从第一半导体芯片202的第一侧202a和/或第二半导体芯片204的第一侧204a到密封层206的第二侧206b的电连接。
[0079]作为另一个示例，互连结构208可包括一个部分208b，其可从第一半导体芯片202的第一侧202a延伸到密封层206的第二侧206b。相应地，互连结构208可从第一半导体芯片202的第一侧202a延伸到密封层206的第二侧206b。互连结构208的部分208b可包括或者可以是从第一半导体芯片202的第一侧202a延伸到密封层206的第二侧206b的至少一个金属柱。互连结构208的部分208b (例如至少一个金属柱)可设置成与第二半导体芯片204横向相邻，并且可耦合(例如，电耦合)到互连结构208的部分208a (例如RDL)，如图2所示。
[0080]互连结构208还可遍布于例如第二半导体芯片204的第二侧204b。例如，互连结构208可包括可在第二半导体芯片204的第二侧204b形成的部分208c、208d，并且可遍布于第二半导体芯片204的第二侧204b，如图2所示。互连结构208的部分208c、208d可耦合(例如电耦合)到部分208b (例如至少一个金属柱)以及耦合到部分208a (例如RDL)。遍布于第二半导体芯片204的第二侧204b的互连结构208的部分208c、208d例如可以是再分配层(RDL)(例如正面RDL)，其可再分配和/或再映射从第一半导体芯片202的第一侧202a和/或第二半导体芯片204的第一侧204a到第二半导体芯片204的第二侧204b的电连接。
[0081]互连结构208可耦合(例如电耦合)到第一半导体芯片202和/或第二半导体芯片204。如上所述，第一半导体芯片202和第二半导体芯片204可经由至少一个电连接器210来耦合(例如电耦合)。相应地，互连结构208 (其可耦合(例如电耦合)到第一半导体芯片202和/或第二半导体芯片204)可耦合(例如附加耦合)到至少一个电连接器210。
[0082]芯片布置200可包括至少一个电连接器212，其设置在密封层206的第二侧206b。该至少一个电连接器212可包括从一组导电材料所选取的至少一个导电材料或者可由其组成，该组由下列项组成:金属或者金属合金。例如，至少一个电连接器212可由焊料(例如锡、银和铜的合金)组成。作为另一个示例，至少一个电连接器212可由铜、钯、钛、钨、镍、金、铝或导电胶或者包括所列金属的至少一个(或者由其组成)的叠层或合金组成。
[0083]该至少一个电连接器212可耦合(例如电耦合)到互连结构208。例如，如上所述，互连结构208可包括遍布于第二半导体芯片204的第二侧204b的部分208c、208d (例如，RDL(例如正面RDL))。设置在密封层206的第二侧206b的至少一个电连接器212可耦合(例如电耦合)到遍布于第二半导体芯片204的第二侧204b的互连结构208的部分208c、208d (例如，RDL (例如正面 RDL))。
[0084]该至少一个电连接器212可包括或者可以是球、凸块和小柱中的至少一个。至少一个电连接器212例如可为芯片布置200提供接口(例如焊球的球栅阵列)。换言之，可经由至少一个电连接器212，来与芯片布置200的第一半导体芯片202和/或第二半导体芯片204交换信号(例如电信号、电源电位、地电位等)。
[0085]芯片布置200可包括绝缘层214，其在密封层206的第二侧206b和第二半导体芯片204的第二侧204b形成。绝缘层214例如可绝缘(例如电绝缘)芯片布置200的互连结构208 (例如部分208c、208d)。至少一个电连接器212的部分208c、208d (例如，RDL (例如正面RDL))例如可部分或完全设置在绝缘层214内。
[0086]芯片布置200例如可用来封装例如可相互耦合(例如电耦合)的、两个或更多芯片(例如第一半导体芯片202和第二半导体芯片204)。例如，芯片布置200可用来封装可相互集成(例如垂直集成)的两个或更多芯片(例如第一半导体芯片202和第二半导体芯片204)的叠层。换言之，芯片布置200例如可配置为芯片封装。芯片布置200例如可配置为嵌入式晶圆级球栅阵列(eWLB)封装。芯片布置200例如可配置为系统级封装(SiP)。换言之，芯片布置200可以是包括封闭在单个模块(其例如可执行电子系统的功能)中的多个芯片(或小片)(例如第一半导体芯片202和第二半导体芯片204)的SiP。如与图1A和图1B所示的常规芯片布置相比，芯片布置200可包括或者可以是扇出型晶圆级封装。
[0087]由芯片布置200所提供的效果可在于，第二半导体芯片204 (例如女小片)没有限制可为到/从第一半导体芯片202 (例如母小片)的电连接所提供的电连接器212的数量。
[0088]由芯片布置200所提供的效果可在于，可用于第一半导体芯片202 (例如母小片)上的电气布线的面积不受第二半导体芯片204(例如女小片)的存在限制。
[0089]由芯片布置200所提供的效果可在于，至少一个电连接器212可在第二半导体芯片204(例如女小片)的一侧(例如背面)来形成。例如当第二半导体芯片204(例如女小片)不是很小时，这会是合乎期望的。
[0090]由芯片布置200所提供的效果可在于，电气布线可在第二半导体芯片204 (例如女小片)的一侧(例如背面)来形成。例如当第二半导体芯片204(例如女小片)不是很小时，这会是合乎期望的。
[0091]由芯片布置200所提供的效果可在于，第二半导体芯片204 (例如女小片)在附连到第一半导体芯片202 (例如母小片)之后可薄化成期望厚度。
[0092]图3示出包括设置在第一半导体芯片202与第二半导体芯片204之间的填充材料302的芯片布置300的截面图。
[0093]与图2中相同的图3中的参考标号表示与图2中相同或相似的元件。因此，那些元件在这里将不再详细赘述；参照以上描述。以上相对图2所示芯片布置200所述的各种效果对于图3所示芯片布置300可类似地是有效的。下面描述图3与图2之间的差别。
[0094]芯片布置300可包括填充材料302，其设置在第一半导体芯片202的第一侧202a与第二半导体芯片204的第一侧204a之间。如图3所不,芯片布置300可包括至少一个电连接器210,其可设置在第一半导体芯片202的第一侧202a与第二半导体芯片204的第一侧204a之间。填充材料302例如可部分封闭至少一个电连接器210 (例如凸块和/或小柱)。填充材料302例如可通过底部填充过程来形成。例如，底部填充过程可包括将填充材料302预先施加到第一半导体芯片202和/或第二半导体芯片204。例如，底部填充过程可包括毛细底部填充过程，其中填充材料302可通过毛细作用在第一半导体芯片202的第一侧202a与第二半导体芯片204的第一侧204a之间来形成。
[0095]图4示出包括第三半导体芯片402的芯片布置400的截面图。
[0096]与图2中相同的图4中的参考标号表示与图2中相同或相似的元件。因此，那些元件在这里将不再详细赘述；参照以上描述。以上相对图2所示芯片布置200所述的各种效果对于图4所示芯片布置400可类似地是有效的。下面描述图4与图2之间的差别。
[0097]芯片布置400可包括第三半导体芯片402。第三半导体芯片402例如可以是女小片，该女小片例如可耦合(例如电耦合)到第一半导体芯片202 (例如母小片)和/或第二半导体芯片204(例如女小片)。
[0098]第三半导体芯片402可包括第一侧402a以及与第一侧402a相对的第二侧402b。第三半导体芯片402的第一侧402a和第二侧402b可分别包括或者可以分别是第三半导体芯片402的正面和背面。作为另一个示例，第三半导体芯片402的第一侧402a可包括或者可以是第三半导体芯片402的有源侧。作为又一示例，第三半导体芯片402的第一侧402a和第二侧402b可分别包括或者可以分别是第三半导体芯片402的底面和顶面。
[0099]第三半导体芯片402例如可设置在第二半导体芯片204的第二侧204b和密封层206的第二侧206b中的至少一处。例如，图4所示的第三半导体芯片402可设置在第二半导体芯片204的第二侧204b的一部分和密封层206的第二侧206b的一部分。
[0100]第三半导体芯片402的第二侧402b可面向与第二半导体芯片204的第二侧204b和密封层206的第二侧206b相同的方向。换言之，第三半导体芯片402的第一侧402a可面向第二半导体芯片204的第二侧204b和/或密封层206的第二侧206b。
[0101]第三半导体芯片402可经由例如设置在第三半导体芯片402的第一侧402a与互连结构208之间的至少一个电连接器(例如，互连(例如芯片互连))404来耦合(例如电耦合)到互连结构208。例如，在图4所示的芯片布置400中，第三半导体芯片402可经由至少一个电连接器(例如，互连(例如芯片互连))404耦合(例如电耦合)到可遍布于第二半导体芯片204的第二侧204b的互连结构208的部分208c、208d(例如，RDL(例如正面RDL))。
[0102]该至少一个电连接器404可按照与至少一个电连接器210相似的方式来配置。该至少一个电连接器404可包括或者可以是球、凸块和小柱中的至少一个。该至少一个电连接器404可包括从一组导电材料所选取的至少一个导电材料或者可由其组成，该组由下列项组成:金属或者金属合金。例如，该至少一个电连接器404可由焊料(例如锡、银和铜的合金)组成。作为另一个示例，该至少一个电连接器404可由铜、钯、钛、钨、镍、金、铝或导电胶或者包括所列材料的一个或多个(或者由其组成)的叠层或合金组成。
[0103]第三半导体芯片204可设置在第二半导体芯片204的第二侧204b和密封层206的第二侧206b中的至少一处，使得该至少一个电连接器212设置成与第三半导体芯片402横向相邻，如图4所示。该至少一个电连接器212可从密封层206的第二侧206b延伸距离Dl,以及第三半导体芯片402的第二侧402b可从密封层206的第二侧206b延伸距离D2。距离D2可小于距离Dl。换言之，该至少一个电连接器212可从密封层206的第二侧206b突出比第三半导体芯片402的第二侧402b和密封层206的第二侧206b之间的距离D2更远的距离。
[0104]由芯片布置400所提供的效果可在于，附加半导体芯片(例如，第三半导体芯片402、例如附加女小片)可包含在芯片布置400中。
[0105]图5示出包括至少一个通孔502和金属化层504的芯片布置500的截面图。
[0106]与图4中相同的图5中的参考标号表示与图4中相同或相似的元件。因此，那些元件在这里将不再详细赘述；参照以上描述。以上相对图4所示芯片布置400所述的各种效果对于图5所示芯片布置500可类似地是有效的。下面描述图5与图4之间的差别。
[0107]芯片布置500可包括贯穿密封层206的至少一个通孔502和/或贯穿第一半导体芯片202的至少一个通孔512。该至少一个通孔502例如可从密封层206的第二侧206b延伸到密封层206的第一侧206a。该至少一个通孔512例如可从第一半导体芯片202的第一侧202a延伸到第一半导体芯片202的第二侧202b。该至少一个通孔502例如可以是模通孔(TMV)(例如，当密封层206包括模塑材料或者由其组成时)。该至少一个通孔512例如可以是硅通孔(TSV)(例如，当第一半导体芯片202包括硅时)。该至少一个通孔502和/或该至少一个通孔512例如可包括至少一个导电材料(例如金属和/或金属合金)或者可由其组成。该至少一个导电材料可从一组导电材料来选择，该组由下列项组成:铝、铜和金，但是其它导电材料也可以是可能的。
[0108]芯片布置500可包括金属化层504。金属化层504例如可包括导电材料(例如金属和/或金属合金)或者可由其组成。导电材料可从一组导电材料来选择，该组由下列项组成:铝、钨、钛、铜、镍、钯和金或者导电胶(例如填充有导电微粒的聚合物)，但是其它导电材料也可以是可能的。
[0109]金属化层504可至少部分设置在密封层206的第一侧206a之上，并且可耦合(例如电耦合)到至少一个通孔502。例如，图5所示的金属化层504可设置在密封层206的第一侧206a的一部分之上。作为另一个示例，金属化层504可在密封层206的第一侧206a的一部分之上以及第一半导体芯片202的第二侧202b的一部分之上形成，如图5所示。
[0110]金属化层504例如可用于耦合(例如电耦合)至少一个附加芯片封装。在这点上，芯片布置500还可包括至少一个附加芯片封装506，其可设置在密封层206的第一侧206a和第一半导体芯片202的第二侧202b中的至少一个之上。换言之，芯片布置500可包括或者可以是封装叠层(即，两个或更多芯片封装的叠层)。
[0111]该至少一个附加芯片封装506可耦合(例如电耦合)到金属化层504。例如，该至少一个附加芯片封装506可经由至少一个电连接器(例如，互连(例如芯片互连))508来耦合(例如电耦合)到金属化层504，该至少一个电连接器508可设置在至少一个附加芯片封装506与密封层206的第一侧206a和第一半导体芯片202的第二侧202b中的至少一个之间。该至少一个附加芯片封装506可通过至少一个通孔502 (例如至少一个TMV)和/或至少一个通孔512 (例如至少一个TSV)来耦合(例如电耦合)到第一半导体芯片202 (例如耦合到第一半导体芯片202的第一侧202a)、第二半导体芯片204和第三半导体芯片402中的至少一个。
[0112]该至少一个电连接器508可按照与至少一个电连接器212相似的方式来配置。该至少一个电连接器(例如，互连(例如芯片互连))508可包括从一组导电材料所选取的至少一个导电材料或者可由其组成，该组由下列项组成:金属或者金属合金。例如，该至少一个电连接器508可由焊料(例如锡、银和铜的合金)组成。作为另一个示例，该至少一个电连接器508可由铜、钯、钛、钨、镍、金、铝或导电胶或者包括所列材料的一个或多个(或者由其组成)的叠层或合金组成。
[0113]该至少一个电连接器508可包括或者可以是球、凸块和小柱中的至少一个。该至少一个电连接器508例如可以是至少一个附加芯片封装506的接口(例如焊球的球栅阵列)。
[0114]图6示出用于制造芯片布置的方法600。
[0115]方法600例如可用来制造图2至图5所示芯片布置的至少一个。
[0116]方法600可包括:提供具有第一侧和与第一侧相对的第二侧的第一半导体芯片(在602);将第二半导体芯片设置在第一半导体芯片的第一侧之上，第二半导体芯片具有第一侧和与第一侧相对的第二侧，第二半导体芯片的第一侧面向第一半导体芯片的第一侦牝其中第二半导体芯片可电耦合到第一半导体芯片(在604);形成密封层以至少部分密封第一和第二半导体芯片，密封层具有第一侧和与第一侧相对的第二侧，密封层的第二侧面向与第二半导体芯片的第二侧相同的方向(在606);以及形成至少部分在密封层中的互连结构，其中互连结构可电耦合到第一和第二半导体芯片中的至少一个并且延伸到密封层的第二侧(在608)。
[0117]图7A至图71示出用于制造芯片布置的方法的过程流程。
[0118]图7A至图71所示的方法例如可用来制造图2至图5所示芯片布置的至少一个。
[0119]图7A至图71所示的方法例如可用来在封装母小片之前将女小片耦合(例如电耦合)到母小片。
[0120]图7A至图71所示的方法可允许女小片在附连到母小片之后、在可将女小片耦合(例如电耦合)到母小片的回流过程之后以及在可密封母小片和女小片的嵌入过程之后被研磨到预期厚度。
[0121]如图7A在视图700所示，用于制造芯片布置的方法可包括提供第一半导体芯片702，其具有第一侧702a以及与第一侧702a相对的第二侧702b。
[0122]第一半导体芯片702还可包括至少一个侧壁702c。第一半导体芯片702的第一侧702a和第二侧702b可分别包括或者可以分别是第一半导体芯片702的正面和背面。作为另一个示例，第一半导体芯片702的第一侧702a可包括或者可以是第一半导体芯片702的有源侧。第一半导体芯片702例如可以是母小片(其又可称作载体小片)。
[0123]如图7A所示，提供第一半导体芯片702可包括提供晶圆702-W，其可包括多个第一半导体芯片702。晶圆702-W例如可具有厚度Tl。厚度Tl可以是多个第一半导体芯片702的每个的预期厚度。如上所述，第一半导体芯片702例如可以是母小片(其又可称作载体小片)。相应地，晶圆702-W例如可以是母小片(其又可称作载体小片)。
[0124]该多个第一半导体芯片702的每个可包括至少一个相应导电触点702d，其在相应第一半导体芯片702的相应第一侧702a形成。在相应第一半导体芯片702的相应第一侧702a所形成的该至少一个相应导电触点702d可包括或者可以是焊盘(例如接触焊盘和/或焊接区)。该至少一个相应导电触点702d例如可为相应第一半导体芯片702提供接口(例如电接口)。换言之，可经由至少一个相应导电触点702d，来与相应第一半导体芯片702交换信号(例如电信号、电源电位、地电位等)。
[0125]如图7B在视图701所示，用于制造芯片布置的方法可包括形成互连结构708。
[0126]该互连结构708可包括从一组导电材料所选取的至少一个导电材料或者可由其组成，该组由下列项组成:金属或金属合金，但是其它导电材料也可以是可能的。例如，互连结构708可包括铜、钮、钛、鹤、镍、金、招或导电胶或者包括所列材料的一个或多个(或者由其组成)的叠层或合金，或者可由其组成。
[0127]互连结构708可通过例如下列过程的至少一个来形成:溅射、抗电镀、电镀、剥离、蚀亥Ij、非电镀、点胶和印刷，但是其它过程也可以是可能的。
[0128]互连结构708例如可包括一部分708b，其在第一半导体芯片702的第一侧702a之上形成。该部分708b例如可包括或者可以是至少一个小柱(例如金属柱)。相应地，形成互连结构708可包括在第一半导体芯片702的第一侧702a之上形成至少一个小柱(例如金属柱)。部分708b (例如至少一个小柱)可在接纳区域R(其可配置成接纳女小片)外部形成。部分708b (例如，至少一个小柱(例如金属柱))的高度H可大于或等于女小片(其可接纳在区域R中)的厚度以及至少一个电连接器(其可设置在女小片与第一半导体芯片702的第一侧702a之间)的高度(参见以下对图7C的描述)。例如可要求部分708c (例如，至少一个小柱(例如金属柱))的高度H充分高，以便使它(即，部分708c)是在研磨过程之后可接近的(参见以下关于图7G的描述)。
[0129]互连结构708的部分708b (例如，至少一个小柱(例如金属柱))可例如经由互连结构708的部分708a来耦合(电耦合)到第一半导体芯片702的至少一个导电触点702d。互连结构708的部分708a可包括或者可以是设置在第一半导体芯片702的第一侧702a的再分配层(RDL)。互连结构708的部分708a (例如RDL)可配置成再分配和/或再映射来自第一半导体芯片702的第一侧702a的电连接。相应地，形成互连结构708可包括在第一半导体芯片702的第一侧702a之上形成部分708a (例如RDL)，其中部分708a (例如RDL)可将部分708b (例如，至少一个小柱(例如金属柱))耦合(例如电耦合)到第一半导体芯片702的至少一个导电触点702d。
[0130]如图7C在视图703所示，用于制造芯片装置的方法可包括将第二半导体芯片704设置在第一半导体芯片702的第一侧702a之上。
[0131]第二半导体芯片704例如可以是女小片。第二半导体芯片704可包括第一侧704a以及与第一侧704a相对的第二侧704b。第二半导体芯片704的第一侧704a和第二侧704b可分别包括或者可以分别是第二半导体芯片704的正面和背面。作为另一个示例，第二半导体芯片704的第一侧704a可包括或者可以是第二半导体芯片704的有源侧。
[0132]第二半导体芯片704可设置在接纳区域R处以及第一半导体芯片702的第一侧702a之上。第二半导体芯片704可设置在第一半导体芯片702的第一侧702a之上，使得第二半导体芯片704的第一侧704a可面向第一半导体芯片702的第一侧702a。
[0133]第二半导体芯片704例如可耦合(例如电耦合)到第一半导体芯片702 (例如母小片或载体小片)。相应地，将第二半导体芯片704设置在第一半导体芯片702的第一侧702a之上可包括例如经由至少一个电连接器710来将第二半导体芯片704的第一侧704a附连到第一半导体芯片702的第一侧702a。该至少一个电连接器710可通过批量回流接合过程、热压缩接合过程和胶合中的至少一个来形成。
[0134]如以上相对图7B所述，部分708b (例如至少一个小柱)的高度H可大于或等于第二半导体芯片702 (其可接纳在区域R中)的厚度T2以及至少一个电连接器710 (其可设置在第二半导体芯片702与第一半导体芯片702的第一侧702a之间)的高度H2。
[0135]该至少一个电连接器710可包括从一组导电材料所选取的至少一个导电材料或者可由其组成，该组由下列项组成:金属或者金属合金。例如，该至少一个电连接器710可由焊料(例如可包含锡、银、镍、导电胶或铜或者所列材料的一个或多个的合金)组成。作为另一个示例，该至少一个电连接器710可由铜、钯、钛、钨、镍、金、铝或导电胶或者包括所列材料的至少一个(或者由其组成)的叠层或合金组成。
[0136]该至少一个电连接器710可包括或者可以是球、凸块和小柱中的至少一个，但是其它电连接器也可以是可能的。作为一个示例，该至少一个电连接器710可包括或者可以是凸块，例如焊料块和/或微凸块(例如微焊料块)和/或倒装芯片凸块。作为另一个示例，该至少一个电连接器710可包括或者可以是柱凸块(例如，金属柱凸块(例如铜柱凸块))。
[0137]用于制造芯片布置的方法可包括形成设置在第一半导体芯片702的第一侧702a与第二半导体芯片704的第一侧704a之间的填充层(图7C中未示出)。填充层可包括填充材料(或者由其组成)，该填充材料例如可部分封闭至少一个电连接器710 (例如凸块和/或小柱)。填充层例如可通过底部填充过程来形成。例如,底部填充过程可包括将填充材料预先施加到第一半导体芯片702和/或第二半导体芯片704。例如，底部填充过程可包括毛细底部填充过程，其中填充层可通过毛细作用在第一半导体芯片702的第一侧702a与第二半导体芯片704的第一侧704a之间形成。
[0138]如图7D在视图705所示，用于制造芯片布置的方法可包括分离多个第一半导体芯片702。例如，可切割(例如通过激光切割和/或锯切)晶圆702-W(例如母晶圆)，以分离多个第一半导体芯片702。此后，经切割的叠层(其可包括第一半导体芯片702和第二半导体芯片704)可按照与标准eWLB过程中相似或相同的方式来重组，如以下所述。
[0139]用于制造芯片布置的方法可包括形成密封层706，以至少部分密封第一和第二半导体芯片702、704。这在图7E至图7G中示出。
[0140]如图7E在视图707所示，形成密封层706以至少部分密封第一和第二半导体芯片702,704可包括将第一半导体芯片702和第二半导体芯片704放置于可设置于载体722之上的胶带720 (例如可去除双面胶带)上。第一半导体芯片702的第二表面702b例如可与胶带720相接触。换言之，互连结构708的部分708b和第二半导体芯片704的第二表面704b可背向载体722，如图7E所示。但是，在另一个示例中，互连结构708的部分708b和第二半导体芯片704的第二表面704b可面向载体722。
[0141]如图7F在视图709所示，形成密封层706以至少部分密封第一和第二半导体芯片702、704可包括在密封层706中嵌入第一半导体芯片702和第二半导体芯片704。例如，密封层706可覆盖半导体芯片704的第二侧704b和互连结构708的部分708b (例如至少一个金属柱)。
[0142]密封层706可通过模塑过程(例如压缩模流过程)、层压过程和压制过程中的至少一个来形成。换言之，第一和第二半导体芯片702、704可通过模塑(例如压缩模流)和/或层压，来至少部分嵌入密封层706中。
[0143]密封层706可具有第一侧706a以及与第一侧706a相对的第二侧706b。密封层706的第二侧706b例如可面向与第二半导体芯片704的第二侧704b相同的方向。密封层706的第一侧706a例如可以是按照图7A至图71所示方法所制造的芯片布置的背面。密封层706的第二侧706b例如可以是按照图7A至图71所示方法所制造的芯片布置的正面。
[0144]随后可固化胶带720，以及例如可从第一半导体芯片702和密封层706释放载体722和胶带720。
[0145]在第二半导体芯片704的第二表面704b之上形成的密封层706的厚度E例如可取决于密封层706 (例如包括模塑化合物或者由其组成)的填充剂尺寸，并且例如可在从大约50 μ m至大约150 μ m的范围中，例如在从大约70 μ m至大约140 μ m的范围中、例如在从大约90 μ m至大约130 μ m的范围中、例如大约120 μ m，但是其它厚度也可以是可能的。例如，厚度E可以是密封层706 (例如包括模塑化合物或者由其组成)的填充剂尺寸的大约1.5至2倍。例如，在密封层706 (例如包括模塑化合物或者由其组成)的填充剂尺寸(例如最大填充剂尺寸)大约为70 μ m的情况下，在第二半导体芯片704的第二表面704b之上形成的密封层706的厚度E可在从大约100 μ m至大约140 μ m的范围中，例如大约120 μ m。密封层706 (例如模塑化合物)可与第二半导体芯片704的第二表面704b (例如背面)至少齐平。相应地，可去除在第二半导体芯片704的第二表面704b之上形成的密封层706的一部分。
[0146]如图7G在视图711所示，形成密封层706以至少部分密封第一和第二半导体芯片702、704可包括去除密封层706的一部分，以暴露互连结构708的部分708b (例如至少一个金属柱)。
[0147]去除密封层706的一部分以暴露互连结构708的部分708b (例如至少一个金属柱)可通过例如研磨过程来执行(图7G中示为箭头724)。
[0148]研磨过程例如还可在形成密封层706之后用来薄化第二半导体芯片704。换言之，第二半导体芯片704 (其可嵌入密封层706中)可连同密封层706 —起、通过研磨过程来薄化。例如，研磨过程还可研磨第二半导体芯片704的第二表面704b。半导体芯片704可薄化成任何预期厚度，例如小于或等于大约100 μ m的厚度、例如小于或等于大约75 μ m的厚度、例如小于或等于大约50 μ m的厚度、例如小于或等于大约20 μ m的厚度、例如小于或等于大约15μπι的厚度，但是其它厚度也可以是可能的。
[0149]相应地，如图7G所示，第二半导体芯片704 (例如女小片)可在附连到第一半导体芯片702 (例如母小片)之后、在回流过程(其可将第二半导体芯片704 (例如女小片)小片耦合(例如电耦合)到第一半导体芯片702 (例如母小片)(例如经由至少一个电连接器710))之后以及在嵌入过程(其可密封第一半导体芯片702 (例如母小片)和第二半导体芯片704(例如女小片))之后，被研磨成预期厚度。
[0150]研磨过程724例如可能在第二半导体芯片704 (例如女小片)的第二侧704b上留下残渣。残渣例如可包括第二半导体芯片704 (例如女小片)的材料和/或密封层706的材料和/或互连结构708的部分708c (例如，至少一个小柱(例如金属柱))的材料(例如铜)。这种残渣可通过蚀刻过程(例如干式和/或湿式蚀刻过程)和/或清洁过程(例如分解过程)被去除。
[0151]如图7H在视图713所示，用于制造芯片布置的方法可包括在密封层706的第二侧706b和第二半导体芯片704的第二侧704b中的至少一个之上形成再分配层(RDL) 708c。RDL708c可形成互连结构708的一部分。例如可通过薄膜技术(例如溅射过程和/或电镀过程)和/或PCB (印刷电路板)技术(例如非电镀过程和/或电镀过程)，或者通过其它方法(例如用于非电镀的印刷、引晶(seeding)和结构化(例如通过激光器))，来形成RDL708C。用于制造芯片装置的方法可包括例如在形成RDL708C之前形成介电层726。介电层726例如可通过蚀刻(例如激光蚀刻)和/或平版印刷(例如光刻)来结构化。
[0152]如图7H所不，在密封层706的第二表面706b可存在区域S,其可用于电气布线(例如通过RDL708C)。相应地，可用于第一半导体芯片702(例如母小片)上的电气布线的面积可以不受第二半导体芯片704(例如女小片)的存在限制。此外，电气布线(例如通过RDL708C)可在第二半导体芯片704(例如女小片)的一侧704b (例如背面)来形成。例如当第二半导体芯片704 (例如女小片)不是很小(例如具有宽横向长度)时，这会是所期望的。
[0153]如图71在视图715所示，用于制造芯片布置的方法可包括在密封层706的第二侧706b和第二半导体芯片704的第二侧704b中的至少一个之上形成至少一个电连接器712 (例如焊球)。可例如在介电层726之上形成停止层728 (例如焊料停止层)之后，来形成至少一个电连接器712 (例如焊球)。该至少一个电连接器712可耦合(例如电耦合)到互连结构708。例如，该至少一个电连接器712可耦合(例如电耦合)到互连结构708的RDL708co
[0154]如图71所示，第二半导体芯片704(例如女小片)可以不限制电连接器712(其可设置在按照图7A至图71所示方法所制造的芯片布置上)的数量。此外，该至少一个电连接器712可在第二半导体芯片704 (例如女小片)的一侧(例如背面704B)来形成。例如当第二半导体芯片704 (例如女小片)不是很小时，这会是所期望的。
[0155]与芯片布置100 (图1A所示)和/或芯片布置101 (图1B所示)相比，按照图7A至图71所示方法所制造的芯片布置可以更厚。但是，按照图7A至图71所示的方法，与芯片布置100和101相比，第二半导体芯片704 (例如女小片)可薄化成较小厚度(例如小于或等于大约100 μ m、例如小于或等于大约75 μ m、例如小于或等于大约50 μ m、例如小于或等于大约20 μ m、例如小于或等于大约15 μ m)。这可以是第二半导体芯片704 (例如女小片)嵌入密封层706 (例如模塑化合物)并且连同密封层706 (例如模塑化合物)一起经过薄化的结果，如图7G所示。这可与芯片布置100和101 (其中女小片可能必须在组装到母小片之前经过薄化)形成对照。
[0156]按照本文所述的各个示例，可提供一种芯片布置。该芯片布置可包括:第一半导体芯片，具有第一侧和与第一侧相对的第二侧；第二半导体芯片，具有第一侧和与第一侧相对的第二侧，第二半导体芯片设置在第一半导体芯片的第一侧并且电耦合到第一半导体芯片，第二半导体芯片的第一侧面向第一半导体芯片的第一侧；密封层，至少部分密封第一半导体芯片和第二半导体芯片，密封层具有第一侧和与第一侧相对的第二侧，第二侧面向与第二半导体芯片的第二侧相同的方向；以及互连结构，至少部分设置在密封层内并且电耦合到第一和第二半导体芯片中的至少一个，其中互连结构延伸到密封层的第二侧。
[0157]该芯片布置还可包括至少一个电连接器，其设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间，该至少一个电连接器将第一半导体芯片电耦合到第二半导体
-H-* I I
心/T O
[0158]第一半导体芯片的第一侧可以是第一半导体芯片的正面，以及第一半导体芯片的第二侧可以是第一半导体芯片的背面。
[0159]第一半导体芯片的第一侧可以是第一半导体芯片的有源侧。
[0160]第二半导体芯片的第一侧可以是第二半导体芯片的正面，以及第二半导体芯片的第二侧可以是第二半导体芯片的背面。
[0161]第二半导体芯片的第一侧可以是第二半导体芯片的有源侧。
[0162]互连结构可从第一半导体芯片的第一侧延伸到密封层的第二侧。
[0163]互连结构可从第一半导体芯片的第一侧与第二半导体芯片的第一侧之间延伸到密封层的第二侧。
[0164]互连结构还可遍布于第二半导体芯片的第二侧。
[0165]密封层的第二侧可与第二半导体芯片的第二侧基本上齐平。
[0166]密封层的第一侧可与第一半导体芯片的第二侧基本上齐平。
[0167]该芯片布置还可包括:至少一个电连接器，其设置在密封层的第二侧，并且电耦合到互连结构。
[0168]设置在密封层的第二侧的至少一个电连接器可包括焊球。
[0169]互连结构可电耦合到第一半导体芯片和第二半导体芯片。
[0170]互连结构可电耦合到至少一个电连接器，其设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间。
[0171]互连结构可包括至少一个金属柱，其从第一半导体芯片层的第一侧延伸到密封层的第二侧。
[0172]该至少一个金属柱可设置成与第二半导体芯片横向相邻。
[0173]互连结构还可包括再分配层，其设置在第一半导体芯片的第一侧并且电耦合到至少一个金属柱。
[0174]该芯片布置还可包括:至少一个电连接器，其设置在第二半导体芯片的第二侧，并且电耦合到互连结构。
[0175]设置在半导体芯片的第二侧的至少一个电连接器可包括或者可以是焊球。
[0176]互连结构还可遍布于第二半导体芯片的第二侧，以及该芯片布置还可包括:至少一个电连接器，其设置在密封层的第二侧并且电耦合到互连结构，以及至少一个电连接器，其设置在第二半导体芯片的第二侧并且电耦合到互连结构。
[0177]设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间的至少一个电连接器可包括或者可以是下列至少一个:凸块、金属柱。
[0178]密封层可包括与第一半导体芯片和第二半导体芯片不同的材料。
[0179]密封层可包括绝缘材料。
[0180]密封层可包括塑性材料。
[0181 ] 密封层可包括模塑材料。
[0182]密封层可包括层压材料。
[0183]第一半导体芯片可包括至少一个导电触点，其设置在第一半导体芯片的第一侧并且电耦合到至少一个电连接器(其设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间)。
[0184]第一半导体芯片的至少一个导电触点可包括焊盘。
[0185]第二半导体芯片可包括至少一个导电触点，其设置在第二半导体芯片的第一侧并且电耦合到至少一个电连接器(其设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间)。
[0186]第二半导体芯片的至少一个导电触点可包括焊盘。
[0187]第一半导体芯片可大于第二半导体芯片。
[0188]第一半导体芯片可具有比第二半导体芯片要大的芯片面积。
[0189]第一半导体芯片可具有比第二半导体芯片要大的长度。
[0190]第一半导体芯片可横向延伸到第二半导体芯片之外。
[0191]第二半导体芯片可横向设置在第一半导体芯片的边界内。
[0192]第二半导体芯片可具有小于或等于大约100 μ m的厚度。
[0193]第二半导体芯片可具有小于或等于大约50 μ m的厚度。
[0194]该芯片布置还可包括:第三半导体芯片，设置在第二半导体芯片的第二侧和密封层的第二侧中的至少一处，第三半导体芯片具有第一侧和与第一侧相对的第二侧，第三半导体芯片的第二侧面向与第二半导体芯片的第二侧和密封层的第二侧相同的方向。
[0195]第三半导体芯片的第一侧可以是第三半导体芯片的正面，以及第三半导体芯片的第二侧可以是第三半导体芯片的背面。
[0196]第三半导体芯片的第一侧可以是第三半导体芯片的有源侧。
[0197]第三半导体芯片可电耦合到互连结构。
[0198]该芯片布置还可包括:至少一个电连接器，其在密封层的第二侧之上设置成与第三半导体芯片横向相邻并且电耦合到互连结构，其中至少一个电连接器从密封层的第二侧突出比第三半导体芯片更远的距离。
[0199]该芯片布置还可包括:至少一个电连接器，在密封层的第二侧之上设置成与第三半导体芯片横向相邻并且电耦合到互连结构，其中该至少一个电连接器从密封层的第二侧突出比第三半导体芯片的第二侧与密封层的第二侧之间的距离更远的距离。
[0200]该芯片布置还可包括填充材料，其设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间。
[0201]该芯片布置还可包括填充材料，其设置在第一半导体芯片的第一侧与第二半导体芯片的第一侧之间，并且至少部分封闭至少一个电连接器。
[0202]该芯片布置可配置为芯片封装。
[0203]该芯片布置可配置为嵌入式晶圆级球栅阵列封装。
[0204]该芯片布置还可包括:至少一个通孔，贯穿密封层；以及金属化层，至少部分设置在密封层的第一侧之上，并且电耦合到至少一个通孔，以用于电耦合至少一个附加芯片封装。
[0205]该至少一个通孔可从密封层的第二侧延伸到密封层的第一侧。
[0206]该芯片布置还可包括至少一个附加芯片封装,其设置在密封层的第一侧和第一半导体芯片的第二侧中的至少一个之上，并且电耦合到金属化层。
[0207]按照本文所述的各个示例，可提供一种用于制造芯片布置的方法。该方法可包括:提供具有第一侧和与第一侧相对的第二侧的第一半导体芯片；将第二半导体芯片设置在第一半导体芯片的第一侧之上，第二半导体芯片具有第一侧和与第一侧相对的第二侧，第二半导体芯片的第一侧面向第一半导体芯片的第一侧，其中第二半导体芯片电耦合到第一半导体芯片；形成密封层以至少部分密封第一和第二半导体芯片，密封层具有第一侧和与第一侧相对的第二侧，密封层的第二侧面向与第二半导体芯片的第二侧相同的方向；以及形成至少部分在密封层中的互连结构，其中互连结构电耦合到第一和第二半导体芯片中的至少一个并且延伸到密封层的第二侧。
[0208]形成密封层可包括下列至少一个:模塑过程、层压过程。
[0209]提供第一半导体芯片可包括提供包括多个第一半导体芯片的晶圆，多个第一半导体芯片的每个在相应第一半导体芯片的相应第一侧具有至少一个导电触点。
[0210]第一半导体芯片可在第一半导体芯片的第一侧具有至少一个导电触点，其中至少部分在密封层中形成互连结构可包括:在第一半导体芯片的第一侧之上设置第二半导体芯片之前，在第一半导体芯片的第一侧之上形成电耦合到第一半导体芯片的至少一个导电触点的至少一个金属柱；在第一半导体芯片的第一侧之上设置第二半导体芯片之后，形成密封层，以至少部分密封第一和第二半导体芯片以及至少一个金属柱。
[0211]将第二半导体芯片设置在第一半导体芯片的第一侧之上可包括将第二半导体的第一侧附连到第一半导体芯片的第一侧。
[0212]将第二半导体的第一侧附连到第一半导体芯片的第一侧可包括下列至少一个:批量回流接合、热压缩接合、胶合。
[0213]至少部分在密封层中形成互连结构还可包括:在将第二半导体芯片设置在第一半导体芯片的第一侧之上之前，在第一半导体芯片的第一侧之上形成将至少一个金属柱电耦合到第一半导体芯片的至少一个导电触点的再分配层。
[0214]该方法还可包括:在形成密封层之后薄化第二半导体芯片。
[0215]薄化第二半导体芯片可包括在形成密封层之后研磨第二半导体芯片和密封层。
[0216]形成密封层以至少部分密封第一和第二半导体芯片以及至少一个金属柱可包括:形成密封层，以覆盖第二半导体芯片的第二侧和至少一个金属柱；去除密封层的一部分，以暴露至少一个金属柱。
[0217]该方法还可包括:在形成密封层之后，在密封层的第二侧和第二半导体芯片的第二侧中的至少一个之上形成至少一个电连接器，其中至少一个电连接器电耦合到互连结构。
[0218]形成互连结构还可包括:在形成密封层以将至少一个电连接器电耦合到互连结构之后，在密封层的第二侧和第二半导体芯片的第二侧中的至少一个之上形成再分配层。
[0219]按照本文所述的各个示例，可提供一种嵌入式晶圆级球栅阵列(eWLB)封装。该eWLB封装可包括:第一半导体芯片，具有正面和背面；第二半导体芯片，具有正面和背面，第二半导体芯片设置在第一半导体芯片的正面，第二半导体芯片的正面面向第一半导体芯片的正面；至少一个电连接器，设置在第一半导体芯片的正面与第二半导体芯片的正面之间，并且将第一半导体芯片电耦合到第二半导体芯片；密封层，至少部分密封第一半导体芯片、第二半导体芯片和至少一个电连接器，密封层具有第一侧和与第一侧相对的第二侧，密封层的第二侧面向与第二半导体芯片的第二侧相同的方向；互连结构，至少部分设置在密封层中，并且电耦合到第一和第二半导体芯片中的至少一个，其中至少一个互连结构从第一半导体芯片的第一侧延伸到密封层的第二侧。
[0220]在本文所述的芯片布置或芯片封装或方法其中之一的上下文中所述的各个示例和方面可类似地对于本文所述的其它芯片布置或芯片封装或方法是有效的。
[0221]虽然参照本公开的这些方面具体示出和描述了各个方面，但是本领域的技术人员应当理解，可在其中进行形式和细节上的各种变更，而没有背离所附权利要求书所限定的本公开的精神和范围。因此，本公开的范围由所附权利要求书来表示，并且因此预计包含落入权利要求书的等效性的含意和范围之内的所有变更。
【权利要求】
1.一种芯片布置，包括: 第一半导体芯片，具有第一侧和与所述第一侧相对的第二侧； 第二半导体芯片，具有第一侧和与所述第一侧相对的第二侧，所述第二半导体芯片设置在所述第一半导体芯片的所述第一侧，并且电耦合到所述第一半导体芯片，所述第二半导体芯片的所述第一侧面向所述第一半导体芯片的所述第一侧； 密封层，至少部分密封所述第一半导体芯片和所述第二半导体芯片，所述密封层具有第一侧和与所述第一侧相对的第二侧，所述第二侧面向与所述第二半导体芯片的所述第二侧相同的方向；以及 互连结构，至少部分设置在所述密封层中，并且电耦合到所述第一和第二半导体芯片中的至少一个，其中所述互连结构延伸到所述密封层的所述第二侧。
2.如权利要求1所述的芯片布置，还包括: 至少一个电连接器，设置在所述第一半导体芯片的所述第一侧与所述第二半导体芯片的所述第一侧之间，所述至少一个电连接器将所述第一半导体芯片电耦合到所述第二半导体芯片。
3.如权利要求1所述的芯片布置，其中，所述互连结构从所述第一半导体芯片的所述第一侧延伸到所述密封层的所述第二侧。
4.如权利要求1所述的芯片布置，其中，所述互连结构还遍布于所述第二半导体芯片的所述第二侧。
5.如权利要求1所述的芯片布置，还包括: 至少一个电连接器，设置在所述密封层的所述第二侧，并且电耦合到所述互连结构。
6.如权利要求1所述的芯片布置，其中，所述互连结构电耦合到所述第一半导体芯片和所述第二半导体芯片。
7.如权利要求2所述的芯片布置，其中，所述互连结构电耦合到设置在所述第一半导体芯片的所述第一侧与所述第二半导体芯片的所述第一侧之间的所述至少一个电连接器。
8.如权利要求1所述的芯片布置，其中，所述互连结构包括从所述第一半导体芯片层的所述第一侧延伸到所述密封层的所述第二侧的至少一个金属柱。
9.如权利要求8所述的芯片布置，其中，所述至少一个金属柱设置成与所述第二半导体芯片横向相邻。
10.如权利要求8所述的芯片布置，其中，所述互连结构还包括设置在所述第一半导体芯片的所述第一侧并且电耦合到所述至少一个金属柱的再分配层。
11.如权利要求1所述的芯片布置，其中，所述第一半导体芯片大于所述第二半导体芯片。
12.如权利要求1所述的芯片布置，其中，所述第二半导体芯片横向地设置在所述第一半导体芯片的边界内。
13.如权利要求1所述的芯片布置，其中，所述第二半导体芯片具有小于或等于大约100 μ m的厚度。
14.如权利要求1所述的芯片布置，还包括: 第三半导体芯片，设置在所述第二半导体芯片的所述第二侧和所述密封层的所述第二侧中的至少一处，所述第三半导体芯片具有第一侧和与所述第一侧相对的第二侧，所述第三半导体芯片的所述第二侧面向与所述第二半导体芯片的所述第二侧和所述密封层的所述第二侧相同的方向。
15.如权利要求14所述的芯片布置，其中，所述第三半导体芯片电耦合到所述互连结构。
16.如权利要求15所述的芯片布置，还包括: 至少一个电连接器，在所述密封层的所述第二侧之上设置成与所述第三半导体芯片横向相邻，并且电耦合到所述互连结构， 其中所述至少一个电连接器从所述密封层的所述第二侧突出比所述第三半导体芯片的所述第二侧与所述密封层的所述第二侧之间的距离更远的距离。
17.如权利要求1所述的芯片布置，配置为芯片封装。
18.如权利要求1所述的芯片布置，配置为嵌入式晶圆级球栅阵列封装。
19.如权利要求17所述的芯片布置，还包括: 至少一个通孔， 贯穿所述密封层，以及 金属化层，至少部分设置在所述密封层的所述第一侧之上，并且电耦合到所述至少一个通孔， 以供电耦合至少一个附加芯片封装。
20.如权利要求19所述的芯片布置，其中，所述至少一个通孔从所述密封层的所述第二侧延伸到所述密封层的所述第一侧。
21.如权利要求19所述的芯片布置，还包括至少一个附加芯片封装，其设置在所述密封层的所述第一侧和所述第一半导体芯片的所述第二侧中的至少一个之上，并且电耦合到所述金属化层。
22.一种用于制造芯片布置的方法，所述方法包括: 提供具有第一侧和与所述第一侧相对的第二侧的第一半导体芯片； 将第二半导体芯片设置在所述第一半导体芯片的所述第一侧之上，所述第二半导体芯片具有第一侧和与所述第一侧相对的第二侧，所述第二半导体芯片的所述第一侧面向所述第一半导体芯片的所述第一侧，其中所述第二半导体芯片电耦合到所述第一半导体芯片； 形成密封层以至少部分密封所述第一和第二半导体芯片，所述密封层具有第一侧和与所述第一侧相对的第二侧，所述密封层的所述第二侧面向与所述第二半导体芯片的所述第二侧相同的方向；以及 至少部分在所述密封层中形成互连结构，其中，所述互连结构电耦合到所述第一和第二半导体芯片中的至少一个，并且延伸到所述密封层的所述第二侧。
23.如权利要求22所述的方法，其中，所述第一半导体芯片具有在所述第一半导体芯片的第一侧的至少一个导电触点， 其中至少部分在所述密封层中形成所述互连结构包括: 在将所述第二半导体芯片设置在所述第一半导体芯片的所述第一侧之上之前，在所述第一半导体芯片的所述第一侧之上形成电耦合到所述第一半导体芯片的所述至少一个导电触点的至少一个金属柱；以及 在所述第一半导体芯片的所述第一侧之上设置所述第二半导体芯片之后形成所述密封层，以至少部分密封所述第一和第二半导体芯片以及所述至少一个金属柱。
24.如权利要求22所述的方法，其中，将所述第二半导体芯片设置在所述第一半导体芯片的所述第一侧之上包括将所述第二半导体的所述第一侧附连到所述第一半导体芯片的所述第一侧。
25.如权利要求22所述的方法，还包括: 在形成所述密封层之后薄化所述第二半导体芯片。
26.如权利要求25所述的方法，其中，薄化所述第二半导体芯片包括在形成所述密封层之后研磨所述第二 半导体芯片和所述密封层。
【文档编号】H01L25/00GK104051365SQ201410095415
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】T.迈尔 申请人:英特尔移动通信有限责任公司