一种半导体感光单元及其半导体感光单元阵列的制作方法
【专利摘要】本发明涉及一种半导体感光单元及其半导体感光单元阵列，它包括在半导体衬底内设有浮栅晶体管、选通MOS管和感光二极管，其中感光二极管的阳极或阴极通过选通MOS管与浮栅晶体管的浮栅连接，对应的感光二极管的阴极或阳极与浮栅晶体管的漏极连接或与外部电极连接。本发明的半导体感光单元，在选通MOS管开启后，通过感光二极管对浮栅进行充电或放电；在选通MOS管关闭后，电荷被存储在浮栅晶体管的浮栅内。本发明的半导体感光单元具有单元面积小、表面噪声小、浮栅存储电荷时间长以及操作电压动态范围大等优点。
【专利说明】一种半导体感光单元及其半导体感光单元阵列
【技术领域】
[0001] 本发明涉及一种CMOS图像传感器，特别是涉及一种半导体感光单元及其半导体 感光单元阵列。
【背景技术】
[0002] 目前图像传感器主要有两种：电荷耦合器件图像传感器和CMOS图像传感器。电荷 耦合器件图像传感器具有图像质量高、噪声小等优点，但其生产成本较高，同时不易同外围 电路集成。CMOS图像传感器的集成度高、体积小、功耗低、动态范围宽，且可与电荷耦合器件 图像传感器的制造工艺兼容，具有高度系统整合的条件。因此，近年来CMOS图像传感器已 经成为研究热点。
[0003] 图1所示为现有单像素单元电路组成的一种CMOS图像传感器，该CMOS图像传感 器的单个像素单元设有4个M0S管，具体包括：光电二极管（PD)、电荷溢出门管（TG)、复位 晶体管（RST)、源极跟随器（SF)以及选择晶体管（RS);其工作过程是：首先进入"复位状 态"，复位晶体管导通对光电二极管复位；然后进入"取样状态"，复位晶体管关闭，光照射到 光电二极管上产生光生载流子，并通过源极跟随器放大输出；最后进入"读出状态"，这时选 择晶体管打开，信号通过列总线输出。该CMOS图像传感器的不足是，4个独立工作的M0S管 在该CMOS图像传感器的单个像素单元中占据了较大的衬底面积，不仅产品像素较低，而且 产品分辨率不高。
[0004] 为克服现有CMOS图像传感器的不足，中国专利200910234800. 9提出了"一种平面 沟道的半导体感光器件"，其沿电流沟道长度方向的剖面图如图2所示。半导体感光器件10 的功能是通过设置在浮栅区505与漏极514之间的感光pn结二极管对浮栅进行充电或者 放电来实现的，这样既简化了半导体感光器件的结构，又提高了图像传感器的分辨率。但为 保证半导体感光器件的性能，平面沟道的半导体感光器件还需要较长的电流沟道长度，这 在一定程度上增加了半导体感光器件的面积，降低了芯片密度。为克服这一不足，中国专利 申请201310513086. 3提出了一种U沟道的半导体感光器件，在利用感光pn结二极管对浮 栅进行充电或者放电的基础上，将电流沟道区凹陷设置在半导体衬底内，可在延长电流沟 道区的条件下，实现器件尺寸的缩小。但上述通过感光pn结二极管对浮栅进行充电和放电 的两种结构的半导体感光器件均存在共性问题：感光pn结二极管的感光区需要大的面积， 而浮栅与感光pn结二极管的感光区直接相连，这使得感光电流在充入浮栅后，很容易泄漏 至感光pn结二极管的感光区内，直接影响图像传感器器件的工作可靠性。
[0005]
【发明内容】
[0006] 本发明的目的是为克服现有技术的不足而提供一种半导体感光单元及其半导体 感光单元阵列，本发明既可简化图像传感器的结构、提高图像传感器芯片的像素，同时又能 保证图像传感器的工作可靠性。
[0007] 根据本发明提出的一种半导体感光单元，它包括在第一导电型的半导体衬底内设 有第一导电型第一端和第二导电型第二端的感光二极管，设有第二导电型的第一源极和第 一漏极、控制所述第一源极和第一漏极之间的第一电流沟道区开启或关闭的第一导电型的 浮栅、以及通过电容耦合作用于所述浮栅上的第一控制栅极的浮栅晶体管，其特征在于所 述感光二极管与浮栅晶体管之间设有选通M0S管，该选通M0S管设有第一导电型的第二源 极和第二漏极、以及控制所述第二源极和第二漏极之间的第二电流沟道区开启或关闭的第 二控制栅极，该选通M0S管的第二漏极与所述感光二极管的第一端相连接，该选通M0S管的 第二源极与所述浮栅晶体管的浮栅相连接。
[0008] 本发明进一步的优选方案是： 本发明所述感光二极管为同质结二极管或异质结二极管。
[0009] 本发明所述浮栅至少部分凹陷在所述半导体衬底内。
[0010] 本发明所述浮栅至少部分凹陷在所述半导体衬底内，第一控制栅极至少部分凹陷 在所述半导体衬底内。
[0011] 本发明所述第二控制栅极至少部分凹陷在所述半导体衬底内。
[0012] 本发明所述感光二极管的第一导电型为p型、第二导电型为η型，所述选通M0S管 的第二漏极与所述感光二极管的阳极相连接。
[0013] 本发明所述感光二极管的第一导电型为η型、第二导电型为ρ型，所述选通M0S管 的第二漏极与所述感光二极管的阴极相连接。
[0014] 本发明所述感光二极管的第一导电型为ρ型、第二导电型为η型，所述选通M0S管 的第二漏极与所述感光二极管的阳极相连接，所述浮栅晶体管的第一漏极与所述感光二极 管的阴极相连接。
[0015] 本发明所述感光二极管的第一导电型为η型、第二导电型为ρ型，所述选通M0S管 的第二漏极与所述感光二极管的阴极相连接，所述浮栅晶体管的第一漏极与所述感光二极 管的阳极相连接。
[0016] 本发明所述第一导电型的半导体衬底内设有的第二导电型的掺杂阱，该第二导电 型的掺杂阱内设有第二电流沟道区，该第二电流沟道区的两侧的掺杂阱内分别设有与所述 第二电流沟道区相连接的第一导电型的扩散区和感光区，该第二电流沟道区上依次设有第 三层绝缘薄膜和第二控制栅极。
[0017] 本发明所述第一导电型的感光区内设有第二导电型的钉扎层。
[0018] 本发明所述第一导电型的半导体衬底内设有第一电流沟道区；该第一电流沟道区 的两侧的半导体衬底内分别形成的与第一电流沟道区相连接的第二导电型的第一源极和 第一漏极；该半导体衬底内设有将所述第一电流沟道区、第一漏极、第一源极与第二导电型 的掺杂阱分隔开的第一绝缘层；该第一电流沟道区上依次设有第一层绝缘薄膜、第一导电 型的浮栅、第二层绝缘薄膜和第一控制栅极。
[0019] 本发明所述浮栅与所述第一导电型的扩散区电性连接，或者所述浮栅延伸至所述 第一导电型的扩散区上并与之接触。
[0020] 本发明所述第一导电型的半导体衬底内设有第二导电型的第一源极；该第一源极 与第二导电型的掺杂阱之间半导体衬底部分设有第一电流沟道区；该第一电流沟道区上依 次设有第一层绝缘薄膜、第一导电型的浮栅、第二层绝缘薄膜和第一控制栅极，该浮栅超出 第一层绝缘薄膜并延伸至所述第一导电型的扩散区上并与之接触。
[0021] 根据本发明提出的一种半导体感光单元阵列，其特征在于它包括多个基于本发明 所述的半导体感光单元，还包括多条源线、多条字线、多条选择线、多条位线和多条读线，其 中：所述多条源线中的任意一条与多个所述半导体感光单元的第一源极相连接，所述多条 字线中的任意一条与多个所述半导体感光单元的第一控制栅极相连接，所述多条选择线中 的任意一条与多个所述半导体感光单元的第二控制栅极相连接，所述多条位线中的任意一 条与多个所述半导体感光单元的感光二极管的第二端相连接，所述多条读线中的任意一条 与多个所述半导体感光单元的第一漏极相连接，所述多条字线中的任意一条和所述多条读 线中的任意一条的组合可选中一个独立半导体感光单元。
[0022] 根据本发明提出的一种半导体感光单元阵列，其特征在于它包括多个基于本发明 所述的半导体感光单元，还包括多条源线、多条字线、多条选择线和多条位线，其中：所述多 条源线中的任意一条与多个所述半导体感光单元的第一源极相连接，所述多条字线中的任 意一条与多个所述半导体感光单元的第一控制栅极相连接，所述多条选择线中的任意一条 与多个所述半导体感光单元的第二控制栅极相连接，所述多条位线中的任意一条与多个所 述半导体感光单元的第一漏极相连接，所述多条字线中的任意一条和所述多条位线中的任 意一条的组合可选中一个独立半导体感光单元。
[0023] 本发明的半导体感光单元的工作原理是：结合图3和图4,当光照射感光二极管20 时，选通M0S管30的第二控制栅极31控制第二电流沟道区开启，然后感光二极管20产生 的光电流对浮栅晶体管40的浮栅42进行充电；当选通M0S管30的第二控制栅极31控制 第二电流沟道区关闭后，电荷可被长期存储在浮栅晶体管40的浮栅42内。同时，存储在浮 栅42中的电荷数量会改变浮栅晶体管40的阈值电压，在读取数据时，对浮栅晶体管40的 第一控制栅极41、第一源极43和第一漏极44施加合适的电压，在不用的浮栅晶体管的阈值 电压条件下，可得到不同的第一源极43和第一漏极44之间的测试电流。
[0024] 本发明与现有技术相比其显著优点在于： 一是本发明的半导体感光单元在感光时，选通M0S管开启，通过感光二极管对浮栅晶 体管的浮栅进行充电，在浮栅晶体管的浮栅存储电荷时，将选通M0S管关闭，这样可防止浮 栅泄漏电荷，增加浮栅存储电荷的时间； 二是本发明的半导体感光单元在读取数据时，由于选通M0S管处于关闭状态，因此可 以减小施加在感光二极管以及第一控制栅极上的电压对浮栅的影响，进而能够增加操作电 压的动态范围； 三是本发明的半导体感光单元具有单元面积小、表面噪声小，提高本发明的半导体感 光单元阵列的工作可靠性。
[0025]
【专利附图】
【附图说明】
[0026] 图1和图2为现有两种CMOS图像传感器的单个像素单元的电路示意图。
[0027] 图3和图4为本发明的半导体感光单元的等效电路示意图。
[0028] 图5至图7为本发明的半导体感光单元的三个实施例的结构示意图。
[0029] 图8和图9为本发明的半导体感光单元的等效电路示意图。
[0030] 图10至图15为本发明的半导体感光单元的六个实施例的结构示意图。
[0031] 图16至图17为本发明的半导体感光单元阵列的两个实施例的等效电路图。
[0032]
【具体实施方式】
[0033] 为清楚地说明本发明的【具体实施方式】，说明书附图中所列示图，放大了本发明所 述的层和区域的厚度，且所列图形大小并不代表实际尺寸；附图是示意性的，不应限定本发 明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到 的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发 明实施例中均以矩形表示。同时在下面的描述中，所使用的术语衬底可以理解为包括正在 工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
[0034] 下面结合附图和实施例对本发明的【具体实施方式】作进一步详细的说明。
[0035] 图3和图4为本发明的半导体感光单元的两个等效电路图。如图3和图4所示， 本发明的半导体感光单元包括在第一导电型的半导体衬底内设有感光二极管20、选通M0S 管30和浮栅晶体管40 ;该感光二极管20含有第一导电型的第一端21和第二导电型的第 二端22 ;该浮栅晶体管40含有第二导电型的第一源极43和第一漏极44、控制第一源极43 和第一漏极44之间的第一电流沟道区开启或者关闭的第一导电型的浮栅42、以及通过电 容耦合作用于浮栅42上的第一控制栅极41 ;该选通M0S管30含有第一导电型的第二源极 32和第二漏极33、以及在控制第二源极32和第二漏极33之间的第二电流沟道区开启或者 关闭的第二控制栅极31，选通M0S管30的第二源极32与浮栅晶体管40的浮栅42相连接， 选通M0S管30的第二漏极33与感光二极管20的第一导电型的第一端21相连接。
[0036] 本发明的半导体感光单元的感光二极管20可以是硅基同质结二极管，也可以是 锗化硅、氮化镓、砷化镓等材料与硅形成的异质结二极管；而且，当第一导电型为P型，第二 导电型为η型时，选通M0S管30为PM0S管，选通M0S管30的第二源极32与浮栅晶体管40 的浮栅42相连接，选通M0S晶体管30的第二漏极33与感光二极管20的阳极相连接，如图 3所示；当第一导电型为η型，第二导电型为ρ型时，选通M0S管为NM0S管，选通M0S管30 的第二源极32与浮栅晶体管40的浮栅42相连接，选通M0S管30的第二漏极33与感光二 极管20的阴极相连接，如图4所示。
[0037] 图5是针对图3和图4所示的等效电路的本发明的半导体感光单元的第一个实施 例的剖面图。如图5所示，本发明的半导体感光单元包括在第一导电型的半导体衬底200 内形成的第二导电型的掺杂阱301，半导体衬底200包括但不局限于为硅衬底、锗衬底、锗 化硅衬底、绝缘体上的硅衬底；在第二导电型的掺杂阱301内设有第一导电型的扩散区304 和感光区201，介于第一导电型的扩散区304和感光区201之间的半导体衬底部分形成第二 电流沟道区，在第二电流沟道区上依次设有第三层绝缘薄膜302和第二控制栅极303。
[0038] 由第一导电型的感光区201和第二导电型的掺杂阱301形成一个用于感光的感光 二极管，且在第一导电型的感光区201内还设有第二导电型的钉扎层202,该第二导电型的 钉扎层202可以将感光二极管的光吸收区域远离受干扰的半导体衬底200的表面；在第一 而导电型的掺杂阱301内还设有高掺杂浓度的第二导电型的掺杂区202,该第二导电型的 掺杂区202用于将感光二极管非感光区一端和第二导电型的掺杂讲301引出并与外部电极 相连接。
[0039] 在第一导电型的半导体衬底200还设有第二导电型的第一源极401和第一漏极 402, 介于第二导电型的第一源极401和第一漏极402之间的半导体衬底部分设有第一电流 沟道区，该第一电流沟道区、第一漏极402、第一源极401与第二导电型的掺杂阱301在半导 体衬底200内由第一绝缘层300分隔设置；在第一电流沟道区上依次设有第一层绝缘薄膜 403、 第一导电型的浮栅404、第二层绝缘薄膜405和第一控制栅极406 ;第一导电型的浮栅 404由电连接线400电性连接到第一导电型的扩散区304。
[0040] 第一绝缘层300为半导体衬底200内起绝缘作用的沟槽隔离结构，其材质为氮化 硅或者二氧化硅。
[0041] 第一导电型既可为η型，也可为p型；相对应的，当第一导电型为η型时，第二导电 型为Ρ型；当第一导电型为Ρ型时，第二导电型为η型。
[0042] 第一层绝缘薄膜403、第二绝缘薄膜405和第三层绝缘薄膜302的材质分别为二氧 化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料或者它们之间的叠层中的任意一种，其中 高介电常数的绝缘材料包括但不局限于为氧化铪、氧化锆或氧化铝。
[0043] 第一导电型的浮栅404的材质既可为硅、锗或锗化硅，也可为钨、钛或氮化钛，还 可为半导体材料和金属材料的混合层。
[0044] 第一控制栅极406和第二控制栅极303的材质既可为掺杂的半导体材料如硅、锗 或锗化硅，也可为金属材料如钼、金、钛、钨、铜或铝，还可为金属组合物如金属硅化物或金 属氮化物中的一种或两种混合层。
[0045] 电连接线400的材质为金属如钼、金、钛、钨、铜或铝、金属组合物如金属氮化物或 者金属硅化物、掺杂的半导体材料如掺杂的硅、锗或锗化硅中的一种或几种组成的导线。
[0046] 图6是针对图3和图4所示的本发明的半导体感光单元的两个等效电路而提出的 本发明的半导体感光单元的第二个实施例的剖面示意图。图6所示的半导体感光单元是对 图5所示的半导体感光单元的结构的改进。在图5所示的半导体感光单元中，浮栅404是 通过电连接线400电性连接到第一导电型的扩散区304,而在图6所示的半导体感光单元 中，是将第一导电型的浮栅404直接延长至第一导电型的扩散区304上并与第一导电型的 扩散区304接触，从而将第一导电型的浮栅404和第一导电型的扩散区303直接连接，这样 可以简化半导体感光单元的制造工艺并降低外围电路的设计难度。
[0047] 图7是针对图3和图4所示的本发明的半导体感光单元的两个等效电路而提出的 本发明的半导体感光单元的第三个实施例的三维结构示意图。图7所示的半导体感光单元 是对图6所示的半导体感光单元的结构的一种改进。在图6所示的半导体感光单元中，第一 电流沟道区和第二电流沟道区是一种平行的结构，而在图7所示的半导体感光单元中，第 一电流沟道区和第一电流沟道区是一种垂直的结构。相对于图6所示的半导体感光单元， 图7所示的半导体感光单元的制造工艺过程更容易控制。
[0048] 图8和图9是本发明的半导体感光单兀的两种等效电路不意图。如图8和图9所 示，本发明的半导体感光单元包括在第一导电型的半导体衬底内设有的感光二极管20、选 通M0S管30和浮栅晶体管40 ;其中：感光二极管20含有第一导电型的第一端21和第二导 电型的第二端22 ;浮栅晶体管40含有第二导电型的第一源极43和第一漏极44、控制第一 源极43和第一漏极44之间的第一电流沟道区开启或者关闭的第一导电型的浮栅42、以及 通过电容耦合作用于浮栅42上的第一控制栅极41 ;选通MOS管30含有第一导电型的第二 源极32和第二漏极33、以及控制第二源极32和第二漏极33之间的第二电流沟道区开启或 者关闭的第二控制栅极31 ;选通M0S管30的第二源极32与浮栅晶体管40的浮栅42相连 接，选通M0S管30的第二漏源极33与感光二极管20的第一端21相连接，感光二极管20 的第二端与浮栅晶体管40的第一漏极44相连接。
[0049] 当第一导电型为p型，第二导电型为η型时，选通M0S管为PM0S管，选通M0S管30 的第二源极32与浮栅晶体管40的浮栅42相连接，选通M0S管30的第二漏极33与感光二 极管20的阳极相连接，感光二极管20的阴极与浮栅晶体管40的第一漏极44相连接，如图 8所示。当第一导电型为η型，第二导电型为ρ型时，选通M0S管为NM0S管，选通M0S管30 的第二源极32与浮栅晶体管40的浮栅42相连接，选通M0S管30的第二漏极33与感光二 极管20的阴极相连接，感光二极管20的阳极与浮栅晶体管40的第一漏极44相连接，如图 9所示。
[0050] 图8和图9所示的本发明的半导体感光单元的两种等效电路可以看作是对图3和 图4所示的本发明的半导体感光单元的两种等效电路的进一步改进。将感光二极管20的 第二导电型的第二端22直接与浮栅晶体管40的第一导电型的第一漏极44相连接，可以简 化半导体感光单元的制造工艺并降低外围电路的设计难度。
[0051] 图10是针对图8和图9所示的本发明的半导体感光单元的两个等效电路而提出 的本发明的半导体感光单元的第四个实施例的剖面示意图。如图10所示，本发明的半导体 感光单元包括在第一导电型的半导体衬底200内设有的第二导电型的掺杂阱301，该第二 导电型的掺杂阱301内设有第一导电型的扩散区304和感光区201，介于第一导电型的扩散 区304和感光区201之间的半导体衬底部分设有第二电流沟道区，在第二电流沟道区上依 次设有第三层绝缘薄膜302和第二控制栅极303。由第一导电型的感光区201和第二导电 型的掺杂阱301组成一个用于感光的感光二极管，且在第一导电型的感光区201内还设有 第二导电型的钉扎层202,该第二导电型的钉扎层202可将感光二极管的光吸收区域远离 受干扰的半导体衬底200的表面。在第一导电型的掺杂阱301内还设有高掺杂浓度的第二 导电型的掺杂区202,该第二导电型的掺杂区202用于将感光二极管非感光区一端以及第 二导电型的掺杂讲301引出并与外部电极相连接。
[0052] 在第一导电型的半导体衬底200内还设有第二导电型的第一源极401，介于第二 导电型的第一源极401和第二导电型的掺杂阱301之间的半导体衬底部分设有第一电流沟 道区，在第一电流沟道区上依次设有第一层绝缘薄膜403、第一导电型的浮栅404、第二层 绝缘薄膜405和第一控制栅极406 ;该第一导电型的浮栅404超出第一层绝缘薄膜403延 伸至第一导电型的扩散区304上并与第一导电型的扩散区303接触，这样可使得第一导电 型的浮栅404与第一导电型的扩散区304的连接。
[0053] 第一导电型可为η型，也可为ρ型，相对应的，当第一导电型为η型时，第二导电型 为Ρ型，当第一导电型为Ρ型时，第二导电型为η型。
[0054] 第一层绝缘薄膜403、第二绝缘薄膜405和第三层绝缘薄膜302的材质分别为二氧 化硅、氮化硅、氮氧化硅高介电常数的绝缘材料中的一种或者它们之间的叠层，其中高介电 常数的绝缘材料包括但局限于为氧化铪、氧化锆或氧化铝。
[0055] 第一导电型的浮栅404的材质既可为第一导电型的硅、锗或锗化硅，也可为钨、钛 或氮化钛，还可为半导体材料和金属材料的混合层。
[0056] 第一控制栅极406和第二控制栅极303的材质既可为掺杂的半导体材料如掺杂的 硅、锗、锗化硅，也可为金属材料如钼、金、钛、钨、铜或铝，还可为金属组合物如金属硅化物 和金属氮化物中的一种或两种的混合层。
[0057] 在图5、图6、图7和图10所示的本发明的半导体感光单元的实施例中，第一导电 型的浮栅404、第一控制栅极406和第二控制栅极303都设置于半导体衬底200的表面上， 从而第一导电型的浮栅404控制的第一电流沟道区和第二控制栅极303控制的第二电流沟 道区都是平面型的电流沟道结构。在相同的半导体感光单元尺寸下，为延长第一电流沟道 区和第二电流沟道区的长度以减小器件泄漏电流，降低功耗，本发明的半导体感光单元中 的第一导电型的浮栅404、第一控制栅极406和第二控制栅极303还可分别或者一起凹陷在 半导体衬底200内，从而形成凹陷沟道结构(亦称U形沟道结构）或者垂直沟道结构的第一 电流沟道区和第二电流沟道区。
[0058] 图11是将第二控制栅极303凹陷在半导体衬底200内且应用于图5所示的半导 体感光单元中的本发明的半导体感光单元的第五个实施例的剖面图。如图11所示，第二控 制栅极303凹陷在半导体衬底200内，可以形成U形沟道结构的第二电流沟道区，以便在相 同的半导体感光单元的尺寸下，延长第一导电型的扩散区304和感光区201之间的第二电 流沟道区的长度，降低漏电流，并在相同的第二电流沟道区长度的条件下，减小半导体感光 单元的尺寸，提高图像传感器芯片的密度。
[0059] 图12将第一导电型的浮栅404凹陷在半导体衬底200内且应用于图10所示的半 导体感光单元中的本发明的半导体感光单元的第六个实施例的剖面图。如图11所示，第一 导电型的浮栅404凹陷在半导体衬底200内，可形成U形沟道结构的第一电流沟道区，以便 在相同的半导体感光单元的尺寸下，延长第一源极401和第二导电型的掺杂阱201之间的 第一电流沟道区的长度，降低漏电流从而降低芯片功耗。同时，在相同的半导体感光单元的 尺寸下，可通过增加第二导电型的掺杂阱301的深度来降低第一导电型的浮栅404与半导 体衬底200之间的寄生M0S管的漏电流，增加第一导电型的浮栅404存储电荷的时间；或者 在相同的第一电流沟道区长度的条件下，减小半导体感光单元的尺寸，提高图像传感器芯 片的密度。
[0060] 图13是将第一控制栅极406和第一导电型的浮栅404同时凹陷在半导体衬底200 内且应用于图10所示的半导体感光单元的本发明的半导体感光单元的第七个实施例的剖 面图。如图12所不，第一控制栅极406和第一导电型的浮栅404同时凹陷在半导体衬底200 内，同时将第二导电型的第一漏极401设在浮栅404和第一控制栅极406底部的半导体衬 底200内，形成垂直结构的电流沟道区；以便在相同的半导体感光单元的尺寸下，能够延长 第一源极401和第二导电型的掺杂阱201之间的第一电流沟道区的长度，降低漏电流从而 降低芯片功耗，或者在相同的第一电流沟道区长度的条件下，减小半导体感光单元的尺寸， 提高图像传感器芯片的密度。
[0061] 在本发明的半导体感光单元的浮栅晶体管中，浮栅晶体管的第一控制栅极406是 通过电容耦合作用于第一导电型的浮栅404之上，为增加第一控制栅极406对第一导电型 的浮栅404的电容耦合率；该第一控制栅极406设于第一导电型的浮栅404上且向第一导 电型的浮栅404的一侧延伸，使得第一控制栅极406在第一导电型的浮栅404的顶部及一 侧覆盖浮栅404,能够增加第一控制栅极406与浮栅404的对应面积，提高第一控制栅极 406对浮栅404的电容耦合率；该第一控制栅极406在浮栅404上及浮栅404的一侧覆盖 浮栅404的结构示意图如图14所示。
[0062] 在浮栅晶体管中，为增加第一控制栅极406对第一导电型的浮栅404的电容耦合 率，第一控制栅极406也可设于第一导电型的浮栅404上且向第一导电型的浮栅404的两 侧同时延伸，使得第一控制栅极406在第一导电型的浮栅404的顶部及两侧同时覆盖浮栅 404,能够进一步增加第一控制栅极406与浮栅404的对应面积，提高第一控制栅极406对 浮栅404的电容耦合率，第一控制栅极406在浮栅404的顶部及两侧同时覆盖浮栅404的 结构示意图如图15所示。
[0063] 由上述多个本发明的半导体感光单元，可组成本发明所述的半导体感光单元阵 列。图16为本发明的半导体感光单元阵列的第一个实施例的等效电路示意图。如图16 所示：在该实施例中，半导体感光单元中的感光二极管的第二端未连接浮栅晶体管的第一 漏极。本发明的半导体感光单元阵列包括多条源线（1〇〇1-1、1〇〇1_2、···UOOl-x)、多条 字线（1002-1、1002-2、...、1002-x)、多条选择线（1003-1、1003-2、...、1003-x)、多条位线 (2001-1、2001-2、…、2001-y)和多条读线（2002-1、2002-2、...、2002-y)，多条源线中的任 意一条与多个半导体感光单元的第一源极相连接，多条字线中的任意一条与多个半导体感 光单元的第一控制栅极相连接，多条选择线中的任意一条与多个半导体感光单元的第二控 制栅极相连接，多条位线中的任意一条与多个半导体感光单元的感光二极管的第二端相连 接，多条读线中的任意一条与多个半导体感光单元的第一漏极相连接，多条字线中的任意 一条和多条读线中的任意一条的组合可选中一个独立半导体感光单元，如多条字线中的字 线1002-x和多条读线中的读线2002-1的组合可选中独立的半导体感光单元3000-xl。 [0064] 图17为本发明的半导体感光单元阵列的第二个实施例的等效电路示意图。如图 16所示：在该实施例中，半导体感光单元中的感光二极管的第二端连接浮栅晶体管的第一 漏极。本发明的半导体感光单元阵列包括多条源线（1〇〇1-1、1〇〇1_2、《'ΙΟΟΙ-χ)、多条字 线（1002-1、1002-2、...、1002-χ)、多条选择线（1003-1、1003-2、…、1003-χ)以及多条位线 (2001-1、2001-2、···JOOl-y)，其中：多条源线中的任意一条与多个半导体感光单元的第一 源极相连接，多条字线中的任意一条与多个半导体感光单元的第一控制栅极相连接，多条 选择线中的任意一条与多个半导体感光单元的第二控制栅极相连接，多条位线中的任意一 条与多个半导体感光单元的第一漏极相连接。多条源线中的任意一条和多条位线中的任意 一条的组合可选中一个独立半导体感光单元，如多条字线中的字线1002-1和多条位线中 的读线2001-1的组合可选中独立的半导体感光单元4000-11。
[0065] 本发明的【具体实施方式】中凡未涉到的说明属于本领域的公知技术，可参考公知技 术加以实施。
[0066] 以上【具体实施方式】及实施例是对本发明提出的一种半导体感光单元及其半导体 感光单元阵列技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提 出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明 技术方案保护的范围。
【权利要求】
1. 一种半导体感光单元，它包括在第一导电型的半导体衬底内设有第一导电型第一端 和第二导电型第二端的感光二极管，设有第二导电型的第一源极和第一漏极、控制所述第 一源极和第一漏极之间的第一电流沟道区开启或关闭的第一导电型的浮栅、以及通过电容 耦合作用于所述浮栅上的第一控制栅极的浮栅晶体管，其特征在于所述感光二极管与浮栅 晶体管之间还设有选通MOS管，该选通MOS管设有第一导电型的第二源极和第二漏极、以及 控制所述第二源极和第二漏极之间的第二电流沟道区开启或关闭的第二控制栅极，该选通 MOS管的第二漏极与所述感光二极管的第一端相连接，该选通MOS管的第二源极与所述浮 栅晶体管的浮栅相连接。
2. 根据权利要求1所述的半导体感光单元，其特征在于所述感光二极管为同质结二极 管或异质结二极管。
3. 根据权利要求1所述的半导体感光单元，其特征在于所述浮栅至少部分凹陷在所述 半导体衬底内。
4. 根据权利要求1所述的半导体感光单元，其特征在于所述浮栅至少部分凹陷在所述 半导体衬底内，第一控制栅极至少部分凹陷在所述半导体衬底内。
5. 根据权利要求1所述的半导体感光单元，其特征在于所述第二控制栅极至少部分凹 陷在所述半导体衬底内。
6. 根据权利要求1所述的半导体感光单元，其特征在于所述第一导电型为p型、第二导 电型为η型，所述选通MOS管的第二漏极与所述感光二极管的阳极相连接。
7. 根据权利要求1所述的半导体感光单元，其特征在于所述第一导电型为η型、第二导 电型为Ρ型，所述选通MOS管的第二漏极与所述感光二极管的阴极相连接。
8. 根据权利要求1所述的半导体感光单元，其特征在于所述第一导电型为ρ型、第二导 电型为η型，所述选通MOS管的第二漏极与所述感光二极管的阳极相连接，所述浮栅晶体管 的第一漏极与所述感光二极管的阴极相连接。
9. 根据权利要求1所述的半导体感光单元，其特征在于所述第一导电型为η型、第二导 电型为Ρ型，所述选通MOS管的第二漏极与所述感光二极管的阴极相连接，所述浮栅晶体管 的第一漏极与所述感光二极管的阳极相连接。
10. 根据权利要求1所述的半导体感光单元，其特征在于所述第一导电型的半导体衬 底内设有的第二导电型的掺杂阱，该第二导电型的掺杂阱内设有第二电流沟道区，该第二 电流沟道区的两侧的掺杂阱内分别设有与所述第二电流沟道区相连接的第一导电型的扩 散区和感光区，该第二电流沟道区上依次设有第三层绝缘薄膜和第二控制栅极。
11. 根据权利要求10所述的半导体感光单元，其特征在于所述第一导电型的感光区内 设有第二导电型的钉扎层。
12. 根据权利要求10所述的半导体感光单元，其特征在于所述第一导电型的半导体衬 底内设有第一电流沟道区；该第一电流沟道区的两侧的半导体衬底内分别形成的与第一电 流沟道区相连接的第二导电型的第一源极和第一漏极；该半导体衬底内设有将所述第一电 流沟道区、第一漏极、第一源极与第二导电型的掺杂阱分隔开的第一绝缘层；该第一电流沟 道区上依次设有第一层绝缘薄膜、第一导电型的浮栅、第二层绝缘薄膜和第一控制栅极。
13. 根据权利要求1或10所述的半导体感光单元，其特征在于所述浮栅与所述第一导 电型的扩散区电性连接，或者所述浮栅延伸至所述第一导电型的扩散区上并与之接触。
14. 根据权利要求10所述的半导体感光单元，其特征在于所述第一导电型的半导体衬 底内设有第二导电型的第一源极；该第一源极与第二导电型的掺杂阱之间的半导体衬底部 分设有第一电流沟道区；该第一电流沟道区上依次设有第一层绝缘薄膜、第一导电型的浮 栅、第二层绝缘薄膜和第一控制栅极，该浮栅超出第一层绝缘薄膜并延伸至所述第一导电 型的扩散区上并与之接触。
15. -种半导体感光单元阵列，其特征在于它包括多个如权利要求1所述的半导体感 光单元，还包括多条源线、多条字线、多条选择线、多条位线和多条读线，其中：所述多条源 线中的任意一条与多个所述半导体感光单元的第一源极相连接，所述多条字线中的任意一 条与多个所述半导体感光单元的第一控制栅极相连接，所述多条选择线中的任意一条与多 个所述半导体感光单元的第二控制栅极相连接，所述多条位线中的任意一条与多个所述半 导体感光单元的感光二极管的第二端相连接，所述多条读线中的任意一条与多个所述半导 体感光单元的第一漏极相连接，所述多条字线中的任意一条和所述多条读线中的任意一条 的组合可选中一个独立半导体感光单元。
16. -种半导体感光单元阵列，其特征在于它包括多个如权利要求1所述的半导体感 光单元，还包括多条源线、多条字线、多条选择线和多条位线，其中：所述多条源线中的任意 一条与多个所述半导体感光单元的第一源极相连接，所述多条字线中的任意一条与多个所 述半导体感光单元的第一控制栅极相连接，所述多条选择线中的任意一条与多个所述半导 体感光单元的第二控制栅极相连接，所述多条位线中的任意一条与多个所述半导体感光单 元的第一漏极相连接，所述多条字线中的任意一条和所述多条位线中的任意一条的组合可 选中一个独立半导体感光单元。
【文档编号】H01L27/146GK104157658SQ201410140574
【公开日】2014年11月19日 申请日期:2014年4月9日 优先权日:2014年4月9日
【发明者】刘伟, 刘磊, 王鹏飞 申请人:苏州东微半导体有限公司