一种感光单元、显示面板的阵列基板及其制作方法
【专利摘要】本发明公开了一种感光单元、显示面板的阵列基板及其制作方法。其中，感光单元采用P型掺杂区/本征区/N型掺杂区结构进行光电转换，产生的光电流不易因工作电压的波动而发生剧烈变化，准确度较高，此外，由于感光单元优选纵向设置P型掺杂区/本征区/N型掺杂区结构，因此当配置于显示面板的阵列基板上时，能够更加灵活地设置本征区长、宽、高的尺寸，尽可能地增大感光单元的光学感测区域，提升光电转换能力，从而使得包含有该感光单元的显示面板阵列基板、显示面板具有更好的环境光线感测能力，可靠性较高，灵敏度较高。本发明适用于各类型的显示面板。
【专利说明】一种感光单元、显示面板的阵列基板及其制作方法
【技术领域】
[0001]本发明涉及图像显示技术，特别是关于一种感光单元、显示面板的阵列基板及其制作方法。
【背景技术】
[0002]随着科技的不断进步，显示面板技术也在不断发展。近年来，液晶显示面板(TFTIXD)以其卓越的性能已经成为市场的主流产品。一个液晶显示面板主要由阵列基板、彩色滤光片基板和液晶层组成。其中，阵列基板是由多个陈列排布的晶体管，以及与每一个晶体管对应配置的像素单元(pixel)组成。晶体管作为启动像素单元工作的开关元件,通过扫描线接收来自扫描驱动电路的扫描信号，通过数据线接收来自数据驱动电路的数据信号，在扫描信号的作用下将数据信号写入像素单元，该像素单元的液晶分子在数据信号的作用下发生相应的偏转，透过一定量的光，同时配以外围的灰阶调节电路对光的强度进行调节，完成图像显示。随着用户要求的不断提高，现今的显示面板除了实现上述显示功能之外，还整合了诸多新的功能，已形成了功能不断完善的多媒体平台。环境光线感测功能就是当前显示面板中整合的新功能之一。由现有技术可知，这种功能通常是通过在显示面板的阵列基板上增设感光单元实现。如图1所示，是现有的一种包含感光单元的阵列基板的结构剖视图。该阵列基板包括基板10，以及在基板10上依次设置的缓冲层20、第一图案化半导体层30、栅极绝缘层40、第一图案化金属层50、层间介电层60和第二图案化金属层70，在设置第二图案化金属层70时，于感光区处形成第一感测电极E1，然后在第一感测电极El上沉积一层富娃氧化娃层(silicon rich oxide, SR0)或是富娃氮化娃层(silicon rich nitride,SRN),作为光敏介电层80,然后再在光电介电层80设置第二第一感测电极E2,形成感光单元。这种感光单元的生产工艺简单易行，但是由于是单层膜(一层富硅氧化硅层或者富硅氮化硅层)结构，因此产生的光电流容易因为工作电压的波动而发生剧烈的变化，进而导致感测结果不准确。
[0003]现有技术中，还有一种具有指纹辨识功能的液晶显示面板，该显示面板的阵列基板10上也设置有感光单元(如图2所示)。该感光单元包括PIN (P型掺杂区/本征区/N型掺杂区)结构的主动层20、保护层30和接点40。当使用者的手指按压于显示面板上时，背光源发出的光经过像素单元透射后照射于手指上，且经手指反射会照射到本征区。本征区吸收反射光的能量使价带中的电子激发到导带，在价带中留下空穴，产生等量的电子与空穴，由此在主动层20的P型掺杂区和N型掺杂区之间形成光电流，该光电流藉由接点40输出。这种PIN结构的感光单元工作特性比较稳定，不易受电压波动的影响。但是由于PIN结构横向设置，与阵列基板显示区的晶体管同步制作，使得PIN结构的厚度不足，光学感测区域偏小，进而导致光电转换效能偏低。
【发明内容】
[0004]为解决上述问题，本发明提供了一种准确度和光电转换效能较高的感光单元、显示面板的阵列基板及其制作方法。
[0005]本发明提供一种感光单元，其特征在于，配置于显示面板的阵列基板上，包括:
[0006]第一导电型掺杂区，
[0007]第二导电型掺杂区，
[0008]设置在第一导电型掺杂区与第二导电型掺杂区之间的本征区，其中第一导电型掺杂区掺杂离子与第二导电型掺杂区掺杂离子电性相反；
[0009]以及与第一导电型掺杂区和第二导电型掺杂区分别电性连接的第一感测电极和第二感测电极。
[0010]根据本发明的实施例，上述第一导电型掺杂区和第二导电型掺杂区可以为P型或者N型离子掺杂的非晶硅，本征区可以为非晶硅层。
[0011]根据本发明的实施例，上述第一导电型掺杂区和第二导电型掺杂区可以为P型或者N型离子掺杂的微晶硅，本征区可以为微晶硅层。
[0012]根据本发明的实施例，上述第一导电型掺杂区和第二导电型掺杂区可以为P型或者N型离子掺杂的微晶硅，本征区可以为非晶硅层。
[0013]进一步地，上述第一导电型掺杂区、第二导电型掺杂区和本征区纵向设置。
[0014]本发明还提供一种显示面板的阵列基板，其特征在于，阵列基板上设置有上述感光单元。
[0015]本发明还提供一种显示面板的阵列基板的制作方法，其包括以下步骤:
[0016]提供一基板，该基板包括至少一显示区和一感光区；
[0017]形成一第一图案化半导体层于基板上，该第一图案化半导体层包括位于显示区内的第一储存电极和半导体区块，并对第一储存电极和半导体区块进行离子掺杂，以在半导体区块内形成源极掺杂区和漏极掺杂区，在源极掺杂区与漏极掺杂区之间形成通道区；
[0018]形成一栅极绝缘层于基板上，以覆盖第一图案化半导体层；
[0019]形成一第一图案化金属层于栅极绝缘层上，该第一图案化金属层包括对应于通道区的栅极区和对应于第一储存电极的第二储存电极；
[0020]形成一层间介电层于栅极绝缘层上，以覆盖第一图案化金属层；
[0021]形成多个介电层窗口于层间介电层和栅极绝缘层中，以暴露显示区中源极掺杂区和漏极掺杂区，以及第一图案化金属层；
[0022]形成一第二图案化金属层于层间介电层上，并填入介电层窗口中，且该第二图案化金属层包括位于显示区内的金属线和位于感光区内的第一感测电极；
[0023]形成一第二图案化半导体层于第一感测电极上，并对第二图案化半导体层进行离子掺杂，作为第一导电型掺杂区；
[0024]形成一第三图案化半导体层于第一导电型掺杂区上，作为本征区；
[0025]形成一第四图案化半导体层于本征区上，并对第四图案化半导体层进行离子掺杂，作为第二导电型掺杂区，其中第二导电型掺杂区掺杂离子与第一导电型掺杂区掺杂离子电性相反；
[0026]形成隔离保护层于层间介电层上，以覆盖第二图案化金属层和第四图案化半导体层；
[0027]形成多个保护层窗口和开口于隔离保护层中，其中保护层窗口用于暴露显示区的金属线，开口用于暴露感光区的第二导电型掺杂区；
[0028]形成一图案化透明导电层在隔离保护层上，并填入保护层窗口和开口中，其中图案化透明导电层包括通过保护层窗口电性连接金属线的像素电极，以及通过开口电性连接第二导电型掺杂区的第二感测电极。
[0029]具体地，上述离子掺杂是P型离子掺杂或者N型离子掺杂。
[0030]根据本发明的实施例，上述第二图案化半导体层、第三图案化半导体层和第四图案化半导体层可以均为非晶硅层。
[0031]根据本发明的实施例，上述第二图案化半导体层、第三图案化半导体层和第四图案化半导体层可以均为微晶硅层。
[0032]根据本发明的实施例，上述第二图案化半导体层和第四图案化半导体层可以均为微晶硅层，第三图案化半导体层可以为非晶硅层。
[0033]与现有技术相比，本发明提供的感光单元采用PIN结构进行光电转换，产生的光电流不易因工作电压的波动而发生剧烈变化，准确度较高，此外，由于感光单元优选纵向设置PIN结构，因此当配置于显示面板的阵列基板上时，能够更加灵活地设置本征区长、宽、高的尺寸，尽可能地增大感光单元光学感测区域，提升光电转换效能，从而使得包含有该感光单元的显示面板阵列基板、显示面板具有更好的环境光线感测能力，灵敏度高，可靠性高。本发明适用于各类型的显示面板。
【专利附图】
【附图说明】
[0034]附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中:
[0035]图1是现有技术中一种液晶显示面板的阵列基板的结构剖视图；
[0036]图2是现有技术中又一种液晶显示面板的阵列基板的结构剖视图；
[0037]图3是本发明的感光单元的结构示意图；
[0038]图4是本发明一实施例的显示面板的阵列基板的结构剖视图。
【具体实施方式】
[0039]为使本发明的目的、技术方案和优点更加清楚，以下结合具体实施例和附图对本发明作进一步地详细说明。
[0040]如图3所示，本发明提供的感光单元，其配置于显示面板的阵列基板上，包括:
[0041]第一导电型掺杂区Dopel，
[0042]第二导电型掺杂区Dope2，
[0043]设置在第一导电型掺杂区Dopel与第二导电型掺杂区Dope2之间的本征区Intrinsic ；
[0044]以及与第一导电型掺杂区Dopel和第二导电型掺杂区Dope2分别电性连接的第一感测电极El和第二感测电极E2。
[0045]其中，第一导电型掺杂区Dopel的掺杂离子与第二导电型掺杂区Dope2的掺杂离子电性相反。
[0046]为了能够灵活地设置本征区长、宽、高的尺寸，以增大感光单元光学感测区域，提升光电转换效能，本发明优选纵向设置第一导电型掺杂区Dope 1、第二导电型掺杂区Dope2和本征区Intrinsic。
[0047]具体的，第一导电型掺杂区Dopel可以是P型或者N型离子掺杂的非晶硅，相应地,第二导电型掺杂区Dope2可以是N型或者P型离子掺杂的非晶硅,本征区Intrinsic可以是未掺杂的非晶硅。
[0048]此外，第一导电型掺杂区Dopel还可以是P型或者N型离子掺杂的微晶硅，相应地,第二导电型掺杂区Dope2可以是N型或者P型离子掺杂的微晶硅,本征区Intrinsic可以是未掺杂的微晶娃。
[0049]此外，第一导电型掺杂区Dopel还可以是P型或者N型离子掺杂的微晶硅，相应地,第二导电型掺杂区Dope2可以是N型或者P型离子掺杂的微晶硅,本征区Intrinsic可以是未掺杂的非晶硅。
[0050]如图4所示，根据本发明一实施例，一个设置有上述感光单元的阵列基板包括:
[0051]基板10,该基板10上包括至少一显不区11和一感光区12。
[0052]优选地，基板10上铺设有一由硅氮化膜SiNx和硅氮化膜SiOx依次沉积而成的缓冲层20，用于隔离基板和半导体层。
[0053]缓冲层20上设置有一第一图案化半导体层30，该图案化半导体层30包括位于显示区11内的第一储存电极31和半导体区块32，且第一储存电极31和半导体区块32分别进行了离子掺杂，半导体区块32内由此形成了源极掺杂区Source和漏极掺杂区Drain，以及位于源极掺杂区Source与漏极掺杂区Drain之间的通道区Channel。
[0054]缓冲层20上还铺设有一栅极绝缘层40，用于覆盖第一图案化半导体层30。
[0055]栅极绝缘层40上设置有一第一图案化金属层50，该第一图案化金属层50包括对应于通道区Channel的栅极区Gate和对应于第一储存电极31的第二储存电极51。
[0056]栅极绝缘层40上还铺设有一可由硅氮化膜SiOx和硅氮化膜SiNx依次沉积而成的层间介电层60，用于覆盖第一图案化金属层50。
[0057]层间介电层60和栅极绝缘层40中具有多个贯通的介电层窗口 61,用于暴露显不区11中的源极掺杂区Source和漏极掺杂区Drain,以及第一图案化金属层50。
[0058]层间介电层60上设置有一第二图案化金属层70，第二图案化金属层70包括位于显不区11内的金属线M2和位于感光区12内的第一感测电极E1。其中，在介电层窗口 61处，该第二图案化金属层70会直接沉积在第一图案化半导体层30对应的源极掺杂区Source和漏极掺杂区Drain,以及第一图案化金属层50上,从而使源极掺杂区Source和漏极掺杂区Drain，以及第一图案化金属层50通过介电层窗口 61电性连接金属线M2，进而实现彼此之间或者与外围电路的电性连接。
[0059]第一感测电极El上设置有一第二图案化半导体层80，该第二图案化半导体层80包括经过离子掺杂的第一导电型掺杂区Dopel。
[0060]第一导电型掺杂区Dopel上设置有一第三图案化半导体层90，该第三图案化半导体层90包括未进行离子掺杂的本征区Intrinsic。
[0061]本征区Intrinsic上设置有一第四图案化半导体层100,该第四图案化半导体层100包括经过离子掺杂的第二导电型掺杂区Dope2。其中，第二导电型掺杂区Dope2中掺杂离子与第一导电型掺杂区Dopel中掺杂离子电性相反。[0062]层间介电层60上还铺设有隔离保护层110，用于覆盖第二图案化金属层70和第四图案化半导体层100。
[0063]隔离保护层110中具有多个贯通的保护层窗口 111，用于暴露显示区11中的金属线M2，同时隔离保护层110中还具有开口 112，用于暴露感光区12中的第二导电型掺杂区Dope20
[0064]隔离保护层110上设置有一图案化透明导电层120，该图案化透明导电层120包括位于显示区11内的像素电极PE和位于感光区12内的第二感测电极E2。其中，在保护层窗口 111处，该图案化透明导电层120会直接沉积在第二图案化金属层70的金属线M2上，从而使像素电极PE通过保护层窗口 111电性连接金属线M2，在开口 112处，该图案化透明导电层120会直接沉积在第四图案化半导体层100的第二导电型掺杂区Dope2上，从而使第二感测电极E2通过开口 112电性连接第二导电型掺杂区Dope2。
[0065]在制作上述阵列基板的过程中，第一图案化半导体层30的制作过程可以如下:
[0066]优选非晶硅a-Si材料沉积在缓冲层上，以镭射结晶的方式将非晶硅a-Si转变为多晶硅P-Si，然后再利用黄光和蚀刻制程图形化，形成相应的第一储存电极和半导体区，最后对第一储存电极和半导体区进行离子掺杂。
[0067]第二和第四图案化半导体层首先在沉积时就进行离子掺杂，然后利用黄光和蚀刻制程图形化。其中，离子掺杂指P型离子掺杂或者N型离子掺杂。
[0068]其他层别均是利用黄光和蚀刻制成，为现有技术，在此不做赘述。
[0069]以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉该技术的人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
【权利要求】
1.一种感光单元，其特征在于，配置于显示面板的阵列基板上，包括: 第一导电型掺杂区， 第二导电型掺杂区， 设置在所述第一导电型掺杂区与第二导电型掺杂区之间的本征区，其中所述第一导电型掺杂区掺杂离子与第二导电型掺杂区掺杂离子电性相反； 以及与所述第一导电型掺杂区和第二导电型掺杂区分别电性连接的第一感测电极和第二感测电极。
2.如权利要求1所述的感光单元，其特征在于，所述第一导电型掺杂区、第二导电型掺杂区和本征区纵向设置。
3.如权利要求1或2所述的感光单元，其特征在于，所述第一导电型掺杂区和第二导电型掺杂区为P型或者N型离子掺杂的非晶硅，所述本征区为非晶硅层。
4.如权利要求1或2所述的感光单元，其特征在于，所述第一导电型掺杂区和第二导电型掺杂区为P型或者N型离子掺杂的微晶硅，所述本征区为微晶硅层。
5.如权利要求1或2所述的感光单元，其特征在于，所述第一导电型掺杂区和第二导电型掺杂区为P型或者N型离子掺杂的微晶硅，所述本征区为非晶硅层。
6.一种显示面板的 阵列基板，其特征在于，所述阵列基板上设置有如权利要求1~5任意一项所述的感光单元。
7.—种显示面板的阵列基板的制作方法，其包括以下步骤: 提供一基板，该基板包括至少一显示区和一感光区； 形成一第一图案化半导体层于基板上，该第一图案化半导体层包括位于显不区内的第一储存电极和半导体区块，并对第一储存电极和半导体区块进行离子掺杂，以在半导体区块内形成源极掺杂区和漏极掺杂区，在源极掺杂区与漏极掺杂区之间形成通道区； 形成一栅极绝缘层于基板上，以覆盖第一图案化半导体层； 形成一第一图案化金属层于栅极绝缘层上，该第一图案化金属层包括对应于通道区的栅极区和对应于第一储存电极的第二储存电极； 形成一层间介电层于栅极绝缘层上，以覆盖第一图案化金属层； 形成多个介电层窗口于层间介电层和栅极绝缘层中，以暴露显示区中源极掺杂区和漏极掺杂区，以及第一图案化金属层； 形成一第二图案化金属层于层间介电层上，并填入介电层窗口中，且该第二图案化金属层包括位于显示区内的金属线和位于感光区内的第一感测电极； 形成一第二图案化半导体层于第一感测电极上，并对第二图案化半导体层进行离子掺杂，作为第一导电型掺杂区； 形成一第三图案化半导体层于第一导电型掺杂区上，作为本征区； 形成一第四图案化半导体层于本征区上，并对第四图案化半导体层进行离子掺杂，作为第二导电型掺杂区，其中第二导电型掺杂区掺杂离子与第一导电型掺杂区掺杂离子电性相反； 形成隔离保护层于层间介电层上，以覆盖第二图案化金属层和第四图案化半导体层；形成多个保护层窗口和开口于隔离保护层中，其中保护层窗口用于暴露显示区的金属线，开口用于暴露感光区的第二导电型掺杂区；形成一图案化透明导电层在隔离保护层上，并填入保护层窗口和开口中，其中图案化透明导电层包括通过保护层窗口电性连接金属线的像素电极，以及通过开口电性连接第二导电型掺杂区的第二感测电极。
8.如权利要求7所述的制作方法，其特征在于: 所述离子掺杂是P型离子掺杂或者N型离子掺杂。
9.如权利要求7或8所述的制作方法，其特征在于: 所述第二图案化半 导体层、第三图案化半导体层和第四图案化半导体层均为非晶硅层。
10.如权利要求7或8所述的制作方法，其特征在于: 所述第二图案化半导体层、第三图案化半导体层和第四图案化半导体层均为微晶硅层。
11.如权利要求7或8所述的制作方法，其特征在于: 所述第二图案化半导体层和第四图案化半导体层均为微晶硅层，所述第三图案化半导体层为非晶硅层。
【文档编号】H01L21/84GK103762263SQ201310753810
【公开日】2014年4月30日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】戴天明 申请人:深圳市华星光电技术有限公司