半导体器件的平坦化方法
【专利摘要】本发明提供一种半导体器件的平坦化方法，包括在衬底内形成沟槽，并在所述沟槽内形成半导体材料层，使所述半导体材料层填充所述沟槽且覆盖于所述衬底上；在所述沟槽内的半导体材料层表面形成第一阻挡层，之后以所述第一阻挡层作为停止层，通过第一平坦化工艺去除衬底上的半导体材料层，去除所述第一阻挡层。在所述沟槽内形成半导体材料层后，在所述沟槽内半导体材料层的表面形成第一阻挡层，在以第一平坦化工艺去除半导体衬底上的半导体材料层时，所述第一阻挡层可有效保护位于所述沟槽内的半导体材料层，避免位于所述沟槽内的半导体材料层受到损伤，从而确保去除所述第一阻挡层后，露出的位于所述沟槽内的半导体材料层表面的平整度。
【专利说明】半导体器件的平坦化方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其是涉及一种半导体器件的平坦化方法。
【背景技术】
[0002]随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小，而对于集成电路制备工艺中，对各电器元件的精度要求也越发严格。
[0003]在半导体器件制备的平坦化工艺(如化学机械研磨工艺，Chemical MechanicalPolishing, CMP)中，在去除多余半导体器件材料层同时，还需确保平坦化工艺后的半导体器件表面的平整度，以确保形成的半导体器件的精度。
[0004]图1至图3所示为现有半导体器件平坦化工艺的示意图，包括:
[0005]在衬底10上形成阻挡层11，刻蚀所述衬底10形成沟槽12 ;之后，在衬底10的表面形成填充沟槽12的半导体材料层13，并采用平坦化工艺，以所述阻挡层11为停止层，去除所述衬底10上方多余厚度的半导体材料层13，至露出所述阻挡层11，从而在沟槽12内形成表面平整的半导体材料层14。
[0006]然而，继续参考图3所示，在实际平坦化工艺后，在沟槽12内，会在平坦化后的半导体材料层14(如多晶硅层)表面形成弧线的凹陷(dishing) 141。尤其是开口较大的沟槽内，形成的大面积的半导体材料层表面的凹陷141现象尤其严重，进而严重降低了沟槽内半导体材料层的平整度。所述缺陷会影响后续形成的半导体器件的性能。
[0007]为此，如何提高半导体器件制备工艺中，平坦化后的半导体材料层的表面平整度是本领域技术人员亟需解决的问题。
【发明内容】
[0008]本发明解决的问题是提供一种半导体器件的平坦化方法，有效提高平坦化后的表面平整度，以提高半导体器件的性能。
[0009]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:
[0010]提供衬底；
[0011 ] 在所述衬底内形成沟槽；
[0012]形成半导体材料层，使所述半导体材料层填充所述沟槽且覆盖于所述衬底上；
[0013]在所述沟槽内的半导体材料层表面形成第一阻挡层；
[0014]以所述第一阻挡层作为停止层，通过第一平坦化工艺去除衬底上的半导体材料层；
[0015]去除所述第一阻挡层。
[0016]可选地，在所述沟槽上的半导体材料层表面形成第一阻挡层的步骤包括:
[0017]在所述衬底上的半导体材料层表面形成阻挡材料层，所述阻挡材料层覆盖所述半导体材料层；
[0018]去除位于所述衬底上的半导体材料层表面的阻挡材料层，以保留于所述沟槽内的半导体材料层表面的阻挡材料层作为所述第一阻挡层。
[0019]可选地，去除位于所述衬底上的半导体材料层表面的阻挡材料层的步骤包括:
[0020]采用第二平坦化工艺去除所述衬底上的半导体材料层表面的阻挡材料层，所述第二平坦化工艺中的阻挡材料层与半导体材料层的去除速率比，大于第一平坦化工艺中的第一阻挡层与半导体材料层的去除速率比。
[0021]可选地，所述第一平坦化工艺对所述半导体材料层的去除速率和所述第一阻挡层的去除速率比大于或等于10。
[0022]可选地，所述第一平坦化工艺和第二平坦化工艺均为化学机械研磨工艺；并且所述第一平坦化工艺中采用的研磨垫硬度小于所述第二平坦化工艺中采用的研磨垫硬度。
[0023]可选地，所述第一阻挡层的厚度大于或等于100埃。
[0024]可选地，所述第一阻挡层的形成工艺为化学气相沉积工艺。
[0025]可选地，所述第一阻挡层的材料为氧化硅或氮化硅，所述半导体材料层的材料为多晶娃。
[0026]可选地，去除所述第一阻挡层的步骤包括:采用湿法刻蚀去除所述第一阻挡层；
[0027]若所述第一阻挡层的材料为氧化硅，所述湿法刻蚀工艺的刻蚀剂为稀释的氢氟酸溶液；
[0028]若所述第一阻挡层的材料为氮化硅，所述湿法刻蚀工艺的刻蚀剂为磷酸溶液。
[0029]可选地，在所述衬底内形成沟槽前，所述半导体器件的平坦化方法还包括:
[0030]在所述衬底上形成第二阻挡层；
[0031]在所述衬底内形成沟槽的步骤包括:
[0032]刻蚀所述第二阻挡层和所述衬底，在所述衬底内形成所述沟槽。
[0033]与现有技术相比，本发明的技术方案具有以下优点:
[0034]在衬底内形成沟槽，并在所述沟槽内形成半导体材料层，使所述半导体材料层填充所述沟槽且覆盖于所述衬底上；在所述沟槽内的半导体材料层表面形成第一阻挡层，之后以所述第一阻挡层作为停止层，通过第一平坦化工艺去除衬底上的半导体材料层，去除所述第一阻挡层。在所述沟槽内形成半导体材料层后，在所述沟槽内半导体材料层的表面形成第一阻挡层，在以第一平坦化工艺去除半导体衬底上的半导体材料层时，所述第一阻挡层可有效保护位于所述沟槽内的半导体材料层，避免位于所述沟槽内的半导体材料层受到损伤，从而确保去除所述第一阻挡层后，露出的位于所述沟槽内的半导体材料层表面的平整度。
【专利附图】
【附图说明】
[0035]图1至图3为现有技术中一种半导体器件平坦化方法的结构示意图；
[0036]图4至图9为本发明半导体器件的平坦化方法一实施例的结构示意图；
[0037]图10至图15为本发明半导体器件的平坦化方法另一实施例的结构示意图。
【具体实施方式】
[0038]正如【背景技术】所述，在半导体器件平坦化工艺中，在平坦化后半导体材料层的表面会形成凹陷缺陷，降低半导体材料层表面的平整度，进而影响后续形成的半导体器件的性能。
[0039]分析其原因，在半导体器件的平坦化工艺中，采用的研磨垫会影响半导体材料研磨效果，如硬度较大的研磨垫研磨后的半导体材料层局部高度差异较小，平整度较好，但在半导体材料表面造成划痕。为此在平坦化工艺的后段工艺中，会选择硬度较小，柔软度较高的研磨垫，以降低半导体材料表面的划痕，提高半导体材料层表面的平滑度。
[0040]然而，柔软度较高的研磨垫在研磨过程中，容易形成较大的形变。具体地，如图3所示，在半导体器件平坦化工艺中，衬底10表面的阻挡层11的研磨速率小于半导体材料层13研磨速率。研磨垫接触到阻挡层11时，基于阻挡层11研磨速率较慢，研磨垫向下移动速度明显降低，但基于研磨垫仍受到下压的力，以及阻挡层施于的反作用力，研磨垫出现较大的形变，此时，在研磨垫中间部位依然与沟槽12内的半导体材料接触，并以较大的速率造成沟槽12内的半导体材料损伤，尤其是靠近沟槽12中心部位，远离阻挡层11部分的半导体材料受研磨垫挤压程度最大、研磨速率最快，从而在半导体材料的表面形成凹陷(dishing)缺陷，而且，所述沟槽12的宽度越大，如宽度大于10微米(ym)，上述凹陷的缺陷越明显，对于后续形成的半导体器件的性能影响越大。
[0041]为此，本发明提供了一种半导体器件的平坦化方法，包括:在衬底内形成沟槽，在所述沟槽内形成半导体材料层，所述半导体材料层填充所述沟槽且覆盖于所述衬底上；在所述沟槽内的半导体材料层表面形成第一阻挡层，之后以所述第一阻挡层作为停止层，通过第一平坦化工艺去除衬底上的半导体材料层，其中，在以第一平坦化工艺去除半导体衬底上的半导体材料层期间，所述第一阻挡层可有效保护位于所述沟槽内的半导体材料层，避免位于所述沟槽内的半导体材料层受到损伤，从而确保位于所述沟槽内的半导体材料层表面平整度；之后再去除所述第一阻挡层，露出沟槽中的半导体材料层。
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]图4至图9为本发明半导体器件的平坦化方法一实施例的结构示意图。
[0044]先参考图4所示，提供衬底20。
[0045]所述衬底20可以为硅衬底，也可以是氧化硅、氮化硅、锗、锗硅、砷化镓衬底或绝缘体上硅衬底，常见的衬底均可作为本实施例中的衬底。
[0046]本实施例中的衬底20为硅衬底。
[0047]在所述衬底20上形成第二阻挡层21，刻蚀所述第二阻挡层21和衬底20，在所述衬底20内形成沟槽22。
[0048]本实施例中，所述第二阻挡层21的材料可为氮化硅或是氧化硅，形成工艺包括化学气相沉积(Chemical Vapor Deposit1n, CVD),原子层沉积(Atomic layer deposit1n,ADL)等，所述第二阻挡层21的形成工艺并不限定本发明的保护。
[0049]刻蚀所述第二阻挡层21和衬底20的方法可选为干法刻蚀工艺。所述干法刻蚀工艺包括，先在所述第二阻挡层21上形成光刻胶掩模，之后以所述光刻胶掩模为掩模，并采用诸如氟基气体、氧气、氯气等气体作为刻蚀剂，刻蚀所述第二阻挡层21和衬底20。所述沟槽22的形成工艺并不限定本发明的保护范围内。
[0050]本实施例中，所述沟槽22具有较大的尺寸，具体地，所述沟槽22的宽度大于或等于10微米，具体地，如10?100微米。
[0051]可选地，所述沟槽22的深度大于或等于10微米，具体地，如10?100微米。
[0052]后续在所述衬底20上形成填充所述沟槽22的半导体材料层后，所述第二阻挡层21作为研磨半导体材料层的研磨停止层，若所述第二阻挡层21的厚度过薄，会过快消耗，甚至消耗殆尽，无法起到研磨停止层作用，造成半导体材料过度消耗，而且会造成衬底20损伤；基于向沟槽22内填充半导体材料层时，同样会在第二阻挡层21的开口内填充半导体材料层，且位于所述沟槽22内的半导体材料层上方，在研磨半导体材料层工艺后，第二阻挡层21的开口内的半导体材料层被保留，若所述第二阻挡层21过厚，会造成最终剩余半导体材料层过厚，致使半导体材料层的厚度与预计厚度偏差较大。
[0053]本实施例中，所述第二阻挡层21的厚度大于等于100埃(A )可选地，所述第二阻挡层21的厚度为400?1000 A。
[0054]参考图5所示，在所述沟槽22内形成半导体材料层23，使所述半导体材料层23填充所述沟槽22，且覆盖于所述第二阻挡层21 (即所述衬底20)上。
[0055]本实施例中，所述半导体材料层23为多晶硅层，所述半导体材料层23保型覆盖在所述第二阻挡层21上方。所述半导体材料层23包括位于所述沟槽22内的第一部分231和位于所述第二阻挡层21上的第二部分232，且所述第二部分232表面至所述第一部分231表面的距离与所述沟槽22的深度相近。
[0056]所述半导体材料层23的形成工艺包括化学气相沉积(Chemical VaporDeposit1n, CVD)和原子层沉积(Atomic Layer Deposit1n, ALD),位于所述凹槽 22 内的半导体材料层23的表面具有良好的平整度。
[0057]本实施例中，所述沟槽22内的半导体材料层的表面(也即所述第一部分231的表面)与所述衬底20表面的高度差为±1000埃。可选的，所述沟槽22内的半导体材料层的表面与所述衬底20表面齐平。
[0058]在所述沟槽22内的半导体材料层的表面(即在如图5所示半导体材料层第一部分231的表面)形成第一阻挡层。
[0059]本实施例中，形成所述第一阻挡层241的步骤包括:
[0060]先参考图6所示，在所述半导体材料层23上形成阻挡材料层24，所述阻挡材料层24包括覆盖于所述沟槽22内的半导体材料层表面的第一分层241，以及覆盖于所述第二阻挡层21上的半导体材料层表面(即在如图5所示半导体材料层第二部分232表面)的第二分层242。
[0061]本实施例中，所述阻挡材料层24的形成方法为化学气相沉积(Chemical VaporDeposit1n, CVD)。可选为等离子体增强化学气相沉积法(Plasma Enhanced ChemicalVapor Deposit1n,PECVD),从而降低形成所述阻挡材料层24时造成所述半导体材料层23的损伤。
[0062]接着参考图7所示，以第二平坦化工艺去除覆盖于所述第二阻挡层21上的半导体材料层表面的第二分层242，保留覆盖于所述沟槽22内的半导体材料层表面的第一分层241，并以所述第一分层241作为所述第一阻挡层。
[0063]本实施例中，所述第二平坦化工艺为化学机械研磨(CMP)，且所述CMP工艺可采用硬度较大的研磨垫(hard pad)，并采用二氧化硅颗粒为掩模颗粒，以PH值为11左右，含有氢氧化钾(KOH)的溶液为研磨浆料，以快速地去除所述第一阻挡层24的第二分层242。
[0064]可选地，在所述第二平坦化工艺中，若所述阻挡材料层24的材料为氮化硅，控制研磨速率为500?1000埃/分钟，若所述阻挡材料层24的材料为氧化硅，控制研磨速率为2000?3000埃/分钟。
[0065]继续参考图7所示，所述第二平坦化工艺后，在所述第二阻挡层21上方保留了部分厚度的半导体材料层233。
[0066]之后，参考图8所示，进行第一平坦化工艺，以去除所述衬底20表面(即所述第二阻挡层21表面)剩余的半导体材料层233，露出所述第二阻挡层21。
[0067]在所述第一平坦化工艺中，所述第二阻挡层21和所述第一阻挡层241作为研磨停止层，所述第一阻挡层241有效保护所述衬底20的沟槽22内的半导体材料层免受损伤，所述第二阻挡层21保护所述衬底20免受损伤。
[0068]本实施例中，所述第一平坦化工艺中的第一阻挡层241与半导体材料层233的去除速率比，小于上述第二平坦化工艺中的阻挡材料层与半导体材料层的去除速率比，使得所述第一阻挡层241作为研磨停止层，保护所述沟槽22内的半导体材料层免受损伤，进而确保在去除所述第一分层241后露出的多晶硅层(即所述第一部分231)的表面的平整度，以及平滑度。
[0069]可选地，在所述第一平坦化工艺中，所述半导体材料层233的研磨速率和所述第一阻挡层241的研磨速率比大于或等于10。
[0070]进一步可选地，在第一平坦化工艺中，控制所述半导体材料层233的研磨速率为6000 A/min；若所述第一阻挡层241的材料为氮化硅，所述第一阻挡层241的研磨速率为120A/min;若所述第一阻挡层241的材料为氧化硅，所述第一阻挡层241的研磨速率为
60A./min。
[0071]本实施例中，具体地，所述第一平坦化工艺为CMP，相比与上述第二平坦化工艺中采用硬度较大的研磨垫，所述第一平坦化工艺采用硬度较小，较为柔软的研磨垫(softpad)，并可采用二氧化硅颗粒为掩模颗粒，PH值为11左右的有机溶剂作为研磨浆料，以去除所述衬底20表面的半导体材料层233。
[0072]在所述第一平坦化工艺中，所述第一阻挡层241作为研磨去除所述第二阻挡层21上的半导体材料层233的停止层，以保护所述第一阻挡层241下方的多晶硅。但在所述第一平坦化工艺过程中，所述第一阻挡层24会受损耗，若所述第一阻挡层241过薄，消耗殆尽会造成其下方的多晶硅损伤；但若过厚，不利于迅速去除所述第一阻挡层241两侧的多晶硅。
[0073]本实施例中，所述第一阻挡层241的厚度大于或等于100 A,以确保保护所述第一阻挡层241下方的多晶硅不受损伤。可选地，所述第一阻挡层241的厚度与所述第二阻挡层21厚度相近，为400?丨000 A。
[0074]参考图9所示，在露出所述第二阻挡层21后，采用湿法刻蚀工艺去除所述第二阻挡层21和所述第一阻挡层241。
[0075]本实施例中，可选地，所述第一阻挡层241和所述第二阻挡层21采用相同的材料，且厚度相近。因而可在同一步骤中去除所述第一阻挡层241和第二阻挡层21，露出所述衬底20和沟槽22内的多晶硅层。
[0076]本实施例中，若所述第二阻挡层21 (和第一分层241)的材料为氮化硅时，所述湿法刻蚀工艺采用的刻蚀剂为热磷酸；若所述第二阻挡层21 (和第一阻挡层241)的材料为氧化硅时，所述湿法刻蚀工艺采用的刻蚀剂为稀释的氢氟酸溶液(DHF)。从而在去除所述第一阻挡层241和第二阻挡层21时，避免多晶硅层受到过多损伤，以确保位于所述衬底20的沟槽22内的多晶硅层表面的平整度和平滑度。
[0077]本实施例中，在所述衬底内形成沟槽后，在所述沟槽内填充多晶硅层，所述多晶硅层同时覆盖在所述衬底的表面；之后在所述沟槽内的多晶硅层表面形成第一阻挡层，并以所述第一阻挡层为停止层，通过第一平坦化工艺去除衬底上的半导体材料层。在以第一平坦化工艺去除半导体衬底上的半导体材料层期间，所述第一阻挡层可有效保护位于所述沟槽内的半导体材料层，避免位于所述沟槽内的半导体材料层受到损伤，从而在去除所述第一阻挡层露出沟槽中的半导体材料层后，确保位于所述沟槽内的半导体材料层表面平整度和平滑度。
[0078]图10至图13是本发明半导体器件的平坦化方法另一实施例的示意图。
[0079]本实施例与上述实施例的技术方案大致相似，其区别在于，
[0080]参考图10所示，本实施例中，所述衬底30的材料为氧化硅。
[0081]相比于上述实施例中，在所述衬底30上没有形成所述第二阻挡层，在刻蚀所述衬底30形成沟槽32后，参考图11所示，在所述衬底30上保型覆盖半导体材料层33。
[0082]本实施例中，所述沟槽32与上述实施例中的沟槽结构相似，在此不再赘述。
[0083]本实施例中，所述半导体材料层33为多晶硅层。
[0084]所述多晶硅层33包括位于所述沟槽32内的第一部分331，以及位于衬底30上的第二部分332。所述多晶硅层33的结构与所述上述实施例中的多晶硅层23(参考图5所示)结构相似，在此不再赘述。
[0085]之后，在所述沟槽32内的多晶硅层331 (即第一部分331)上形成第一阻挡层。
[0086]所述第一阻挡层的形成步骤包括:
[0087]参考图12所示，在所述多晶硅层33表面形成阻挡材料层34，所述阻挡材料层34包括位于所述沟槽32内的多晶硅层331 (即第一部分331)上的阻挡材料层341，以及位于所述衬底30表面的多晶硅层332 (即第二部分332)上的阻挡材料层342 ；
[0088]接着参考图13所示，采用第二平坦化工艺去除位于所述衬底30表面的多晶硅层332 (即第二部分332)上的阻挡材料层342，以保留于所述沟槽32内的多晶硅层331 (即第一部分331)上的阻挡材料层341作为第一阻挡层。
[0089]本实施例中，所述第一阻挡层的材料为氮化硅，与所述衬底30的材料不同。所述第一阻挡层与上述实施例中的第一阻挡层241 (参考图6所示)结构相似，在此不再赘述。
[0090]继续参考图13所示，在所述第二平坦化工艺后，在所述衬底30上保留部分厚度的多晶硅层333 ;接着参考图14所述，采用第一平坦化工艺去除所述衬底30上的多晶硅层333露出所述衬底30。
[0091]本实施例中，所述第一平坦化工艺和第二平坦化工艺与上述实施例中的第一平坦化工艺和第二平坦化工艺相似。在第一次平坦化工艺中，控制所述多晶硅层333的研磨速率与所述第一阻挡层341的研磨速率比大于或等于10，因而所述第一阻挡层341可保护位于所述衬底30的沟槽32内的多晶硅层331免受损伤。本实施例中，所述衬底30为氧化硅衬底，因而所述衬底30并不会受到较大损伤。
[0092]之后，参考图15所示，以湿法刻蚀工艺去除所述第一阻挡层341，露出所述沟槽32内的多晶硅层331。上述湿法刻蚀工艺与上述实施例中的湿法刻蚀工艺相似，在此不再赘述。
[0093]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种半导体器件的平坦化方法，其特征在于，包括: 提供衬底； 在所述衬底内形成沟槽； 形成半导体材料层，使所述半导体材料层填充所述沟槽且覆盖于所述衬底上； 在所述沟槽内的半导体材料层表面形成第一阻挡层； 以所述第一阻挡层作为停止层，通过第一平坦化工艺去除衬底上的半导体材料层； 去除所述第一阻挡层。
2.如权利要求1所述的半导体器件的平坦化方法，其特征在于，在所述沟槽上的半导体材料层表面形成第一阻挡层的步骤包括: 在所述衬底上的半导体材料层表面形成阻挡材料层，所述阻挡材料层覆盖所述半导体材料层； 去除位于所述衬底上的半导体材料层表面的阻挡材料层，以保留于所述沟槽内的半导体材料层表面的阻挡材料层作为所述第一阻挡层。
3.如权利要求2所述的半导体器件的平坦化方法，其特征在于，去除位于所述衬底上的半导体材料层表面的阻挡材料层的步骤包括: 采用第二平坦化工艺去除所述衬底上的半导体材料层表面的阻挡材料层，所述第二平坦化工艺中的阻挡材料层与半导体材料层的去除速率比，大于第一平坦化工艺中的第一阻挡层与半导体材料层的去除速率比。
4.如权利要求1所述的半导体器件的平坦化方法，其特征在于，所述第一平坦化工艺对所述半导体材料层的去除速率和所述第一阻挡层的去除速率比大于或等于10。
5.如权利要求3所述的半导体器件的平坦化方法，其特征在于，所述第一平坦化工艺和第二平坦化工艺均为化学机械研磨工艺；并且所述第一平坦化工艺中采用的研磨垫硬度小于所述第二平坦化工艺中采用的研磨垫硬度。
6.如权利要求1所述的半导体器件的平坦化方法，其特征在于，所述第一阻挡层的厚度大于或等于100埃。
7.如权利要求1所述的半导体器件的平坦化方法，其特征在于，所述第一阻挡层的形成工艺为化学气相沉积工艺。
8.如权利要求1所述的半导体器件的平坦化方法，其特征在于，所述第一阻挡层的材料为氧化硅或氮化硅，所述半导体材料层的材料为多晶硅。
9.如权利要求8所述的半导体器件的平坦化方法，其特征在于，去除所述第一阻挡层的步骤包括:采用湿法刻蚀去除所述第一阻挡层； 若所述第一阻挡层的材料为氧化硅，所述湿法刻蚀工艺的刻蚀剂为稀释的氢氟酸溶液； 若所述第一阻挡层的材料为氮化硅，所述湿法刻蚀工艺的刻蚀剂为磷酸溶液。
10.如权利要求1所述的半导体器件的平坦化方法，其特征在于，在所述衬底内形成沟槽前，所述半导体器件的平坦化方法还包括: 在所述衬底上形成第二阻挡层； 在所述衬底内形成沟槽的步骤包括: 刻蚀所述第二阻挡层和所述衬底，在所述衬底内形成所述沟槽。
【文档编号】H01L21/304GK104078346SQ201410352940
【公开日】2014年10月1日 申请日期:2014年7月23日 优先权日:2014年7月23日
【发明者】纪登峰, 李儒兴 申请人:上海华虹宏力半导体制造有限公司