电感结构的制作方法以及电感结构的制作方法

电感结构的制作方法以及电感结构的制作方法
【专利摘要】本发明提供一种电感结构的制作方法和电感结构，本发明电感结构的制作方法包括：提供衬底；在衬底上形成介质层和位于所述介质层中的电感线圈，介质层覆盖所述电感线圈；对介质层表面进行平坦化处理；在位于电感线圈内部区域的介质层中形成第一凹槽；在第一凹槽内形成磁性层。本发明电感结构包括上表面齐平的介质层；位于介质层中的电感线圈；位于所述电感线圈内部区域的介质层中的磁性层，磁性层能够增加电感线圈的感值，由于对介质层表面进行平坦化处理，能够使介质层上表面保持齐平，不会因为电感线圈的影响而产生台阶，去除介质层上的磁性材料层后，不会在台阶产生环状残留，从而能够减小涡流，提高电感线圈的Q值，进而提高电感线圈的性能。
【专利说明】电感结构的制作方法以及电感结构

【技术领域】
[0001] 本发明涉及半导体领域，具体涉及一种电感结构的制作方法以及电感结构。

【背景技术】
[0002] 在现有的集成电路（例如CMOS射频集成电路）中，电感是一种重要的电学器件， 其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电 感，例如平面螺旋电感。所述平面电感为平面电感线圈结构，平面电感线圈是金属导线在衬 底或介质层表面绕制而成，相对于传统的绕线电感，平面电感具有成本低、易于集成、噪声 小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。
[0003] 现有技术中，在标准CMOS工艺中，所述平面电感的面积较小，并且形成在半导体 衬底或者介质层中，所述半导体衬底和介质层的磁导率较低，使得所述平面电感的感值较 低。
[0004] 现有技术通过增加所述平面电感的电感线圈数量来增加平面电感的感值，或者， 通过在电感线圈的内部设置磁性材料增加电感的感值，但是磁性材料中可能产生涡流，降 低了电感的Q值，电感的Q值也叫电感的品质因素，是指电感在某一频率的交流电压下工作 时，所呈现的感抗与其等效损耗电阻之比。电感的Q值越高，其损耗越小，效率越高。所以 所述平面电感的性能有待进一步的提1?。


【发明内容】

[0005] 本发明解决的问题提供一种电感结构的制作方法以及电感结构，能够增加电感线 圈的感值，并提高电感线圈的Q值，提高电感线圈的性能。
[0006] 为解决上述问题，本发明提供一种电感结构的制作方法，包括：
[0007] 提供衬底；
[0008] 在所述衬底上形成介质层和位于所述介质层中的电感线圈，所述介质层覆盖所述 电感线圈；
[0009] 对所述介质层表面进行平坦化处理；
[0010] 在位于所述电感线圈内部区域的介质层中形成第一凹槽；
[0011] 在所述第一凹槽内以及所述介质层上形成磁性材料层；
[0012] 去除位于所述介质层上的磁性材料层，位于所述第一凹槽内的磁性材料层形成磁 性层。
[0013] 可选的，所述平坦化处理为化学机械研磨，在所述衬底上形成介质层的步骤中，使 介质层表面与电感线圈表面的最小高度差在0. 2微米到3微米的范围内
[0014] 可选的，在对所述介质层表面进行平坦化处理的步骤之后，在位于所述电感线圈 内部区域的介质层中形成第一凹槽之前，所述电感结构的制作方法还包括：在所述介质层 上形成钝化层，所述钝化层的厚度在500埃到5000埃的范围内。
[0015] 可选的，形成所述第一凹槽的方法包括：在介质层上形成具有第一开口的第一图 形化掩膜层，所述第一开口暴露出位于所述电感线圈内部区域的介质层上表面；
[0016] 以所述第一图形化掩膜层为掩膜刻蚀所述介质层，在位于所述电感线圈内部区域 的介质层内形成第一凹槽。
[0017] 可选的，在所述衬底上形成位于所述介质层中的电感线圈的步骤中，所述制作方 法还包括：形成位于所述介质层中的互连结构，所述互连结构包括焊盘，所述焊盘和电感线 圈均为顶层金属材料。
[0018] 可选的，形成所述第一凹槽的方法包括：在所述介质层上形成具有第一开口和第 二开口的第二图形化掩膜层，所述第一开口暴露出位于所述电感线圈内部区域的介质层上 表面，所述第二开口暴露出焊盘上方的介质层上表面；以所述第二图形化掩膜层为掩膜，以 所述焊盘表面作为停止层，刻蚀所述介质层形成露出焊盘表面的第二凹槽，在位于所述电 感线圈内部区域的介质层内形成第一凹槽，之后去除所述第二图形化掩膜层；
[0019] 或者，
[0020] 形成所述第一凹槽的方法包括：在所述介质层上形成具有第二开口的第三图形化 掩膜层，所述第二开口暴露出焊盘上方的介质层上表面；以所述第三图形化掩膜层为掩膜， 刻蚀所述介质层形成露出所述焊盘表面的第二凹槽，之后去除所述第三图形化掩膜层；在 所述介质层表面形成具有第一开口的第四图形化掩膜层，所述第一开口暴露出位于所述电 感线圈内部区域的介质层上表面；以所述第四图形化掩膜层为掩膜刻蚀所述介质层，在所 述第一区域内形成第一凹槽，然后去除所述第四图形化掩膜层。
[0021] 可选的，去除位于所述介质层上的部分磁性材料层的方法包括：
[0022] 对所述磁性材料层进行各向异性刻蚀，去除位于所述介质层的表面、第二凹槽内 的部分磁性材料层，在所述第一凹槽内形成磁性层。
[0023] 可选的，所述磁性层的材料为铁、钴、镍中的一种或几种金属材料，或者，所述磁性 层的材料为铁、钴、镍中的两种或三种金属的合金，或者，所述磁性层的材料为锰锌合金。
[0024] 可选的，所述磁性材料层的材料为NiFe合金，所述NiFe合金中Ni的含量范围为 50%?95%。
[0025] 本发明还提供一种电感结构，包括：
[0026] 衬底；
[0027] 位于衬底上的介质层，所述介质层上表面齐平；
[0028] 位于所述介质层中的电感线圈，所述介质层覆盖所述电感线圈；
[0029] 位于所述电感线圈内部区域的介质层中的第一凹槽；
[0030] 位于所述第一凹槽内的磁性层。
[0031] 与现有技术相比，本发明的技术方案具有以下优点：
[0032] 在本发明电感结构的制作方法形成覆盖所述电感线圈的介质层之后，对所述介质 层表面进行平坦化处理，能够使介质层上表面保持齐平，不容易因覆盖电感线圈而在介质 层表面产生台阶，从而改善了形成电感线圈内部区域介质层中的磁性层的过程中，去除介 质层上的磁性材料层时在台阶产生环状残留的问题，进而能够减小涡流、提高电感线圈的Q 值，进而提高电感线圈的性能。

【专利附图】

【附图说明】
[0033] 图1至图7是本发明电感结构的制作方法一实施例各步骤的示意图。

【具体实施方式】
[0034] 现有技术可以通过在电感线圈的内部设置磁性材料增加电感的感值，但是，采用 在电感线圈的内部设置磁性材料的方法增加电感的感值，可能在电感线圈上方介质层的台 阶处产生磁性材料的残留物，磁性材料的残留物的形状为环状，在电感线圈工作时可能产 生较大的涡流，增大电感线圈的能量损耗，降低电感的Q值。电感的Q值也叫电感的品质因 素，是衡量电感器件的主要参数。是指电感在某一频率的交流电压下工作时，所呈现的感抗 与其等效损耗电阻之比。电感的Q值越高，其损耗越小，效率越高。
[0035] 为了解决上述技术问题，本发明提供一种电感结构的制作方法以及电感结构，形 成覆盖所述电感线圈的介质层之后，对所述介质层表面进行平坦化处理，能够使介质层上 表面保持齐平，不容易因覆盖电感线圈而在介质层表面产生台阶，从而减少了去除磁性材 料层时在台阶广生环状残留的问题，进而能够减小润流、提1?电感线圈的Q值，进而提1?电 感线圈的性能。
[0036] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0037] 请参考图1，提供衬底（未示出），所述衬底的材料可以是半导体材料，包括硅、锗、 锗化硅、砷化镓等半导体材料，所述衬底可以是体材料也可以是复合结构如绝缘体上硅。所 述衬底还可以为在衬底表面形成有多层半导体材料层、金属材料层的多层堆栈结构。
[0038] 继续参考图1，在所述衬底上形成介质层100和电感线圈102,所述电感线圈102 位于介质层100中。
[0039] 需要说明的是，所述介质层100作为半导体器件的层间介质层。在所述介质层100 内还可以形成有插塞等金属互连结构。所述介质层100的材料为低K介电材料或超低K介 电材料，所述介质层100的材料还可以是氧化硅、氮化硅等常见介质材料。
[0040] 本领域的技术人员可以根据介质层100中形成的半导体器件选择介质层100的类 型，因此所述介质层100的类型不应限制本发明的保护范围。
[0041] 本实施例中，所述介质层100的材料为氧化硅。所述介质层100中形成有电感线 圈102,所述电感线圈102为平面电感线圈结构。图1中仅示出了电感线圈的部分横截面示 意图。
[0042] 需要说明的是，本发明对电感线圈102的具体结构不做限制，在其他实施例中，电 感线圈102还可以为立体电感线圈结构，电感线圈102还可以包括除线圈外的其他结构，如 引脚和连接导体等，电感线圈102的结构可以为现有技术中电感线圈所采用的任意结构。
[0043] 在本实施例中，在形成位于介质层100中的电感线圈102的步骤中，在所述介质层 100内还形成下层金属层203、位于所述下层金属层203上方的焊盘201以及连接所述焊盘 201和下层金属层203的互连件202,所述焊盘201以及连接所述焊盘201和下层金属层 203的互连件202构成互连结构101。
[0044] 所述电感线圈102和焊盘201均为顶层金属材料，由于顶层金属材料与介质层100 下方衬底之间的距离较大，可以降低电感线圈102与衬底之间的寄生电容，并且所述顶层 金属的厚度较大，可以降低所述电感线圈的电阻，减少损耗。所述下层金属层203可以是金 属互连线，用于与衬底100下方的半导体器件连接。
[0045] 在形成介质层100、电感线圈102和互连结构101过程中，可以采用本领域的惯用 方法，一种常用的方法为：先沉积第一介质层，再在部分厚度的介质层100上形成下层金属 层203,再在部分厚度的介质层100和下层金属层203上继续沉积第二介质层，再在第二介 质层上形成互连件202,在第二介质层和互连件202上继续沉积第三介质层，再在第三介质 层上形成焊盘201和电感线圈102,在第三介质层上和焊盘201和电感线圈102上继续沉积 第四介质层。第一、第二、第三、第四介质层构成介质层100。
[0046] 这样所述介质层100填充于电感线圈102以及互连结构101的空隙中，并且覆盖 于电感线圈102以及互连结构101的上表面。由于介质层100覆盖于电感线圈102以及互 连结构101表面，位于电感线圈102以及互连结构101上的介质层100上表面高于介质层 100其余区域的上表面，在电感线圈102上方的介质层100或形成如图1圈中所示的台阶 99 〇
[0047] 在本实施例中，使介质层100的上表面的最低端高于电感线圈102上表面，介质层 100的上表面的最低端与电感线圈102上表面的高度差D1在0. 2微米到3微米的范围内，以 为后续进行的平坦化工艺提供预留量。如果介质层100的上表面的最低端与电感线圈102 上表面的高度差D1小于0.2微米，平坦化工艺可能无法进行或损害到电感线圈102,如果介 质层100的上表面的最低端与电感线圈102上表面的高度差D1大于3微米，则平坦化工艺 进行时间较长，材料耗费也较大，但是本发明对介质层100的上表面的最低端与电感线圈 102上表面的高度差D1是否在0. 2微米到3微米的范围内不做限制，在其他实施例中，如果 介质层100的上表面与电感线圈102上表面之间还形成有其他结构，或是介质层100的耐 磨程度不同，介质层100的上表面的最低端与电感线圈102上表面的高度差D1还可以不在 0.2微米到3微米的范围内。
[0048] 参考图2,对所述介质层100表面进行平坦化处理，使介质层100上表面齐平。
[0049] 具体地，在本实施例中，对所述介质层100表面进行化学机械研磨，去掉部分厚度 的介质层100,使介质层100上表面齐平。
[0050] 与现有技术对介质层不会进行平坦化处理，并且介质层上表面的最低端低于电感 线圈的上表面的方案相比，在本发明中，介质层100上表面的最低端高于电感线圈102的上 表面，对所述介质层100表面进行平坦化处理的作用在于：进行化学机械研磨之后，介质层 100的上表面齐平，台阶99被去除，后续在介质层100上形成磁性材料层并刻蚀以形成磁性 层之后，不容易在介质层100的台阶99处形成残留物。
[0051] 参考图3,本实施例在对所述介质层100表面进行平坦化处理的步骤之后，在所述 介质层100上形成钝化层103。
[0052] 所述钝化层103的材料为氮化硅，钝化层103的作用是保护介质层100和电感线 圈102不受外界的水等污染物侵蚀，但是本发明对是否形成钝化层103不做限制，对钝化层 103的材料也不做限制，在其他实施例中，还可以不设置所述钝化层103,所述钝化层103的 材料还可以是氮化钛等。
[0053] 由于进行化学机械研磨之后，介质层100的上表面齐平，在所述介质层上形成钝 化层103之后，钝化层103的上表面也齐平。所述钝化层103的厚度在500埃到5000埃的 范围内，当钝化层103的厚度大于5000埃时，生产成本较高，当钝化层103的厚度小于500 埃时，不能保证保护介质层100和电感线圈102不受外界的水等污染物侵蚀。但是本发明 对钝化层103的厚度不做限制，在其他实施例中，所述钝化层103的厚度还可以不在500埃 到5000埃的范围内。
[0054] 请参考图4,在所述介质层100表面形成具有第一开口 302和第二开口 301的第二 图形化掩膜层104。在本实施例中，由于形成了钝化层103,在所述钝化层103表面形成具 有第一开口 302和第二开口 301的第二图形化掩膜层104,所述第一开口 302暴露出位于电 感线圈102内部区域介质层100上的钝化层103表面，所述第二开口 301暴露出焊盘201 上方的钝化层103表面。所述第二图形化掩膜层104内的第一开口 302和第二开口 301分 别定义了后续在介质层100和钝化层103内形成的第一凹槽的位置以及在焊盘201上形成 的第二凹槽的位置。所述第二图形化掩膜层104的材料可以是光刻胶层或氧化硅等其它掩 膜层材料。所述第一开口 302的数量可以是一个或多个。
[0055] 请参考图5,以所述第二图形化掩膜层104(请参考图4)为掩膜，以所述焊盘201 表面作为停止层，刻蚀所述介质层1〇〇和钝化层103,形成露出所述焊盘201表面的第二凹 槽402,在位于所述电感线圈内部区域的介质层100和钝化层中103形成第一凹槽401，然 后去除所述第二图形化掩膜层104。
[0056] 刻蚀所述介质层100和钝化层103的工艺可以是各向异性刻蚀工艺。本实施例 中，采用干法刻蚀工艺刻蚀所述介质层100和钝化层103,所述干法刻蚀工艺采用的刻蚀气 体可以是CF 4、CHF3、C2F6中的一种或几种组合。所述刻蚀过程可以通过刻蚀时间控制，所述 刻蚀工艺以所述焊盘201作为刻蚀停止层。
[0057] 需要说明的是，为了确保充分暴露出焊盘201的表面，当刻蚀所述介质层100和钝 化层103到达焊盘201表面时，还会进行一定时间的过刻蚀直至所述刻蚀过程达到预设的 刻蚀时间。由于所述焊盘201在所述干法刻蚀过程的刻蚀速率很低，所述第二凹槽402的 深度与焊盘201表面到其上方的钝化层103的表面之间的距离基本相同。所述过刻蚀的过 程中，所述第一凹槽401的深度会继续加深，直到刻蚀停止。所以，所述第一凹槽401的深 度略大于第二凹槽402的深度，所述第一凹槽401的深度由所述焊盘201表面到达钝化层 103表面的距离以及过刻蚀的时间决定。
[0058] 形成所述第一凹槽401和第二凹槽402之后，采用湿法刻蚀工艺或者灰化工艺去 除所述第二图形化掩膜层104。所述第二凹槽402用于暴露出焊盘201的表面，以便在所述 焊盘201的表面形成焊球，以形成封装结构。所述第一凹槽401的宽度范围为0. 1微米? 10微米，可以形成多个第一凹槽401，相邻第一凹槽401之间的间距范围为0.3微米?20 微米。所述第一凹槽401位于电感线圈102内部区域的介质层中，以便于使形成于第一凹 槽401内的磁性层被电感线圈102包围，可以提高通过所述电感线圈102内的磁通量，从而 提高所述电感线圈102的电感值。
[0059] 本实施例中，所述第一凹槽401与焊盘201顶部的第二凹槽402同时形成，需要一 次光刻-刻蚀过程，不需要增加额外的掩膜层，在形成位于所述焊盘201表面的第二凹槽 402的基础上，同时形成了第一凹槽401，与现有的工艺兼容，可以简化工艺流程，降低工艺 成本。
[0060] 在其他实施例中，所述介质层100上也可以不形成所述钝化层103,在形成第一凹 槽401和第二凹槽402的步骤中，在介质层100表面形成具有第一开口 302和第二开口 301 的第二图形化掩膜层104,所述第一开口 302暴露出位于电感线圈102内部区域介质层100 表面，所述第二开口 301暴露出焊盘201上方的介质层100表面。以所述第二图形化掩膜层 104为掩膜，以所述焊盘201表面作为停止层，刻蚀所述介质层100,形成露出所述焊盘201 表面的第二凹槽402,在位于所述电感线圈内部区域的介质层100形成第一凹槽401，然后 去除所述第二图形化掩膜层104。
[0061] 在本发明的其它实施例中，也可以分别形成所述第一凹槽401和第二凹槽402。
[0062] 具体的，分别形成所述第一凹槽401和第二凹槽402的方法可以是：在所述钝化层 103表面形成具有第二开口的第三图形化掩膜层，所述第二开口暴露出焊盘201上方的钝 化层103表面；以所述第三图形化掩膜层为掩膜，刻蚀所述介质层100和钝化层103,形成 露出焊盘201表面的第二凹槽402,然后去除所述第三图形化掩膜层；在所述钝化层103表 面形成具有第一开口的第四图形化掩膜层，所述第一开口暴露出位于电感线圈102内部区 域介质层100上的钝化层103部分表面；以所述第四图形化掩膜层为掩膜刻蚀所述介质层 100和钝化层103,在所述位于电感线圈102内部区域的介质层100和钝化层103内形成第 一凹槽401，然后去除所述第四图形化掩膜层。可以采用上述方法，在所述焊盘201上形成 第二凹槽402之后，再形成第一凹槽401 ;也可以先形成所述第一凹槽401之后，再形成所 述第二凹槽402。
[0063] 在所述第一凹槽401和第二凹槽402分开形成的情况下，所述第二凹槽402的深 度依旧是焊盘203表面与其上方的钝化层103表面的距离，而第一凹槽401的深度则可以 大于或者小于所述第二凹槽402的深度。发明人通过研究发现，所述第一凹槽401的深度 越大，后续在所述第一凹槽401内形成的磁性层的厚度越大，对电感线圈102的性能提高越 大。所以，本发明的具体实施例中，可以在单独刻蚀所述第一凹槽401的过程中，适当加大 所述第一凹槽401的深度，以最大程度的提高所述电感线圈102的性能。
[0064] 需要说明的是，所述介质层100上也可以不形成所述钝化层103,在分开形成第一 凹槽401和第二凹槽402的步骤中，在所述介质层100表面形成具有第二开口的第三图形 化掩膜层，所述第二开口暴露出焊盘201上方的介质层100表面；以所述第三图形化掩膜层 为掩膜，刻蚀所述介质层100,形成露出焊盘201表面的第二凹槽402,然后去除所述第三图 形化掩膜层；在所述介质层100表面形成具有第一开口的第四图形化掩膜层，所述第一开 口暴露出位于电感线圈102内部区域介质层100部分表面；以所述第四图形化掩膜层为掩 膜刻蚀所述介质层100,在所述位于电感线圈102内部区域的介质层100内形成第一凹槽 401，然后去除所述第四图形化掩膜层。
[0065] 需要说明的是，在本实施例中，所述第一凹槽401的底部低于电感线圈102(更具 体地说，低于电感线圈102的底部），使得后续第一凹槽401中形成的磁性层被电感线圈 102包围的部分较大，有利于提高磁导率，能够提高所述电感线圈102的电感值。但是本发 明对所述第一凹槽401的底部是否低于电感线圈102的底部不做限制，在其他实施例中，所 述第一凹槽401的底部还可以高于电感线圈102的底部。
[0066] 在本发明的其它实施例中，所述介质层100内未形成焊盘，可以只在介质层100中 单独形成第一凹槽401。具体地，在钝化层103上形成具有第一开口的第一图形化掩膜层， 所述第一开口位于电感线圈102内部区域介质层100上的钝化层103表面；以所述第一图 形化掩膜层为掩膜刻蚀所述介质层100和钝化层103,在位于电感线圈102内部区域的介质 层100和钝化层103内形成第一凹槽。
[0067] 需要说明的是，所述介质层100上也可以不形成所述钝化层103,在单独形成第一 凹槽401的步骤中，在介质层100上形成具有第一开口的第一图形化掩膜层，所述第一开口 位于电感线圈102内部区域介质层100表面；以所述第一图形化掩膜层为掩膜刻蚀所述介 质层100,在位于电感线圈102内部区域的介质层100内形成第一凹槽401。
[0068] 请参考图6,在所述钝化层103表面、第一凹槽401内以及第二凹槽402的内壁表 面形成磁性材料层105。
[0069] 所述磁性材料层105的材料为高磁导率的材料，例如：所述磁性材料层105的材 料可以是铁、钴、镍中的一种或几种金属材料，或者，所述磁性材料层105的材料可以是铁、 钴、镍中的两种或三种金属的合金，或者，所述磁性材料层105的材料是锰锌合金等材料。
[0070] 所述磁性材料层105可以是具有较高的弱磁场磁导率的磁性材料。本实施例中， 采用的磁性材料层105的材料为NiFe合金。所述磁性材料层105中Ni的含量范围50%? 95%。所述磁性材料层105的形成工艺可以是化学气相沉积工艺或物理气相沉积工艺。
[0071] 本实施例中，采用溅射工艺形成所述磁性材料层105。具体的，所述溅射工艺采用 的靶材为NiFe合金，其中Ni和Fe的比例范围为50%?95%，所述靶材中Ni和Fe的比例 决定了后续形成的磁性材料层105中的Ni和Fe的比例，溅射反应腔内压强为lE-9Torr? lE-8Torr，溅射温度范围为100°C?300°C ;形成的所述磁性材料层105的厚度为100埃? 50000埃，所述磁性材料层105的厚度与所述第一凹槽401深度的1/2相当或者略大于所述 第一凹槽401深度1/2,从而可以使得第一凹槽401两侧侧壁表面形成的磁性材料层发生 闭合，填充满所述第一凹槽401的下部分或者填充满整个第一凹槽401，仅在所述第一凹槽 401上方有部分未闭合区域，或者所述磁性材料层105在第一凹槽401上方完全闭合。
[0072] 请参考图7,对所述磁性材料层105进行各向异性刻蚀，去除位于所述钝化层103 表面、第二凹槽402表面的部分磁性材料层105,位于第二凹槽401内的磁性材料层105被 保留，形成磁性层106。
[0073] 由于集成电路中器件的电流较低，形成的电感线圈102的磁场强度都比较低，而 所述磁性层106具有较高的磁导率，本实施例中，采用的磁性层106的材料为NiFe合金，具 有较高的弱磁场磁导率，能够在较低磁场下具有较高的磁导率，能够提高所述电感线圈102 的电感值，从而提高电感线圈102的性能。
[0074] 此外，在本实施例中，所述第一凹槽401的宽度范围为0. 1微米?10微米，可选 的，所述第一凹槽401的宽度在0. 1微米?1微米，这样在第一凹槽401中形成的磁性层 106为细长的"针状"，有利于在电感线圈工作时，减小磁性层106中产生的涡流，进而减小 电感线圈102的能量损失，提高电感线圈102的Q值，从而提高电感线圈102的性能。
[0075] 本实施例中，采用等离子体刻蚀工艺刻蚀所述磁性材料层105,所述等离子体刻蚀 工艺为各向异性刻蚀工艺，具体的，所述等离子体刻蚀刻蚀采用的刻蚀气体为Ar。
[0076] 需要说明的是，去除位于所述钝化层103表面、第二凹槽402表面的部分磁性材料 层之后，在第二凹槽402的侧壁表面上会有残留的部分磁性材料层107。但是，由于在第二 凹槽402的侧壁表面上会有残留的部分磁性材料层107距离电感线圈102较远，因此对电 感线圈102的性能影响不大。
[0077] 结合参考图1、图7,在电感线圈102上方的介质层100会形成如图1圈中所示的 台阶99,如果不对介质层100进行平坦化工艺，钝化层103上也会形成与台阶99对应的台 阶，由于在去除位于所述钝化层103上的磁性材料层的步骤之后，钝化层103的台阶上会残 留部分磁性材料层，在去除磁性材料层105的步骤之后，钝化层103的台阶上会残留部分磁 性材料层，残留的部分磁性材料层会形成类似图7中第二凹槽402的侧壁表面上残留的环 状结构，在电感线圈102工作时，环状结构中可能产生涡流，消耗电感线圈102的能量，影响 电感线圈102的Q值。磁性层106位于台阶99的包围中，因此，台阶99上残留部分磁性材 料层105中产生的涡流较大，对电感线圈102的Q值影响较大，损害电感线圈102的性能。
[0078] 与未对介质层进行平坦化处理相比，本发明的电感结构的制作方法中，介质层100 的上表面齐平，相应的，钝化层103的上表面之间齐平，不会形成台阶，在磁性层106周围不 会形成包围磁性层106的环状结构，减小了涡流，提高了电感线圈102的性能。
[0079] 此外，如果不对介质层100进行平坦化处理，钝化层103上也会形成与台阶99对 应的台阶，由于在去除位于所述钝化层上的磁性材料层的步骤之后，钝化层103的台阶上 会残留部分磁性材料层，所以需要再对钝化层103表面进行一次各向同性刻蚀，如湿法刻 蚀，以去除钝化层103的台阶上会残留部分磁性材料层，但是NiFe合金的磁性材料层很难 被湿法刻蚀去除干净，并且湿法刻蚀可能损伤电感线圈102等其他部分。本发明的电感结 构的制作方法中，在磁性层106周围不会形成包围磁性层106的环状结构，仅需要进行各向 异性刻蚀就能得到性能较好的电感线圈，省去了各向同性的刻蚀步骤，减小了电感线圈102 等其他部分受到损伤的概率。
[0080] 此外，需要说明的是，当电感线圈102需要进行3D封装时，通常平坦的表面更有利 于封装工艺，由于本发明电感结构的制作方法所形成的半导体结构具有平坦的表面，更有 利于进行3D封装工艺。
[0081] 本发明还提供一种采用本发明提供的电感结构的制作方法所形成的半导体结构， 可以继续参考图7。所述电感结构包括：
[0082] 衬底（未示出）；
[0083] 位于衬底上的介质层100,所述介质层100上表面齐平；
[0084] 在本实施例中，介质层100上还覆盖有钝化层103,所述钝化层103上表面齐平。
[0085] 位于所述介质层100中的电感线圈102 ;
[0086] 位于所述电感线圈102内部区域的介质层100中的第一凹槽401，位于所述第一凹 槽401内的磁性层106,所述磁性层106能提高所述电感线圈102工作时的磁通量。
[0087] 所述磁性层106的材料为高磁导率的软磁材料，例如可以是铁、钴、镍中的一种或 几种金属材料，或者铁、钴、镍中的两种或三种金属的合金、或者锰锌合金等其它高磁导率 材料，特别的，所述磁性层106可以是具有较高的弱磁场磁导率的磁性材料。本实施例中， 所述磁性层106的材料为NiFe合金，其中Ni的含量为50%?95%。
[0088] 在本实施例中，所述介质层100内还具有下层金属层201、位于所述下层金属层 201上方的焊盘203以及连接所述焊盘203和下层金属层201的互连件202。下层金属层 201、互连件202以及焊盘203构成互连结构101，所述焊盘203顶部具有第二凹槽402。所 述介质层100表面形成有钝化层103,所述钝化层103用于保护所述钝化层103,所述钝化 层103的材料为氮化硅。
[0089] 需要说明的是，所述钝化层103的作用是保护介质层100和电感线圈102不受水 和其他污染物的侵蚀，但是本发明对介质层100上还覆盖有钝化层102不做限制，在其他实 施例中，所述介质层100上还可以不覆盖钝化层103。
[0090] 由于所述电感线圈102内部区域的介质层100中内形成有磁性层106,并且所述磁 性层106具有较高的磁导率，使得通过所述电感线圈102的磁通量增加，可以提高电感线圈 102的电感值，从而提高电感线圈102的性能。
[0091] 在本实施例中，所述第一凹槽401的宽度范围为0. 1微米?10微米，可选的，所述 第一凹槽401的宽度在0. 1微米?1微米，这样在第一凹槽401中形成的磁性层106为细 长的"针状"，有利于在电感线圈102工作时，减小磁性层106中产生的涡流，进而减小电感 线圈102的能量损失，提高电感线圈102的Q值，从而进一步提高电感线圈102的性能。
[0092] 综上所述，本发明实施例中，在被电感线圈102包围的第一区域I内形成第一凹槽 401，然后在所述第一凹槽401内形成磁性层106,所属磁性层106能够提高通过所述电感线 圈102的磁通量，从而提高所述电感线圈102的电感值，提高电感线圈102性能。
[0093] 本发明的电感结构中，介质层100的上表面齐平，没有台阶，在磁性层106周围不 会形成包围磁性层106的环状结构，减小电感线圈102附近的涡流，降低了电感线圈102工 作时的能量消耗，提高了电感线圈102的性能。
[0094] 此外，需要说明的是，当电感线圈需要进行3D封装时，通常平坦的表面更有利于 封装工艺，由于本发明电感结构的制作方法所形成的半导体结构具有平坦的表面，更有利 于进行3D封装工艺。
[〇〇95] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种电感结构的制作方法，其特征在于，包括： 提供衬底； 在所述衬底上形成介质层和位于所述介质层中的电感线圈，所述介质层覆盖所述电感 线圈； 对所述介质层表面进行平坦化处理； 在位于所述电感线圈内部区域的介质层中形成第一凹槽； 在所述第一凹槽内以及所述介质层上形成磁性材料层； 去除位于所述介质层上的磁性材料层，位于所述第一凹槽内的磁性材料层形成磁性 层。
2. 根据权利要求1所述的电感结构的制作方法，其特征在于，所述平坦化处理为化学 机械研磨，在所述衬底上形成介质层的步骤中，使介质层表面与电感线圈表面的最小高度 差在0. 2微米到3微米的范围内。
3. 根据权利要求1所述的电感结构的制作方法，其特征在于，在对所述介质层表面进 行平坦化处理的步骤之后，在位于所述电感线圈内部区域的介质层中形成第一凹槽之前， 所述电感结构的制作方法还包括：在所述介质层上形成钝化层，所述钝化层的厚度在500 埃到5000埃的范围内。
4. 根据权利要求1所述的电感结构的制作方法，其特征在于，形成所述第一凹槽的方 法包括：在介质层上形成具有第一开口的第一图形化掩膜层，所述第一开口暴露出位于所 述电感线圈内部区域的介质层上表面； 以所述第一图形化掩膜层为掩膜刻蚀所述介质层，在位于所述电感线圈内部区域的介 质层内形成第一凹槽。
5. 根据权利要求1所述的电感结构的制作方法，其特征在于，在所述衬底上形成位于 所述介质层中的电感线圈的步骤中，所述制作方法还包括：形成位于所述介质层中的互连 结构，所述互连结构包括焊盘，所述焊盘和电感线圈均为顶层金属材料。
6. 根据权利要求5所述的电感结构的制作方法，其特征在于，形成所述第一凹槽的方 法包括：在所述介质层上形成具有第一开口和第二开口的第二图形化掩膜层，所述第一开 口暴露出位于所述电感线圈内部区域的介质层上表面，所述第二开口暴露出焊盘上方的介 质层上表面；以所述第二图形化掩膜层为掩膜，以所述焊盘表面作为停止层，刻蚀所述介 质层形成露出焊盘表面的第二凹槽，在位于所述电感线圈内部区域的介质层内形成第一凹 槽，之后去除所述第二图形化掩膜层； 或者， 形成所述第一凹槽的方法包括：在所述介质层上形成具有第二开口的第三图形化掩膜 层，所述第二开口暴露出焊盘上方的介质层上表面；以所述第三图形化掩膜层为掩膜，刻蚀 所述介质层形成露出所述焊盘表面的第二凹槽，之后去除所述第三图形化掩膜层；在所述 介质层表面形成具有第一开口的第四图形化掩膜层，所述第一开口暴露出位于所述电感线 圈内部区域的介质层上表面；以所述第四图形化掩膜层为掩膜刻蚀所述介质层，在所述第 一区域内形成第一凹槽，然后去除所述第四图形化掩膜层。
7. 根据权利要求6所述的电感结构的制作方法，其特征在于，去除位于所述介质层上 的部分磁性材料层的方法包括： 对所述磁性材料层进行各向异性刻蚀，去除位于所述介质层的表面、第二凹槽内的部 分磁性材料层，在所述第一凹槽内形成磁性层。
8. 根据权利要求1所述的电感结构的制作方法，其特征在于，所述磁性层的材料为铁、 钴、镍中的一种或几种金属材料，或者，所述磁性层的材料为铁、钴、镍中的两种或三种金属 的合金，或者，所述磁性层的材料为锰锌合金。
9. 根据权利要求1所述的电感结构的制作方法，其特征在于，所述磁性材料层的材料 为NiFe合金，所述NiFe合金中Ni的含量范围为50 %?95 %。
10. -种采用权利要求1至9中任意一项制作方法所形成的电感结构，其特征在于，包 括： 衬底； 位于衬底上的介质层，所述介质层上表面齐平； 位于所述介质层中的电感线圈，所述介质层覆盖所述电感线圈； 位于所述电感线圈内部区域的介质层中的第一凹槽； 位于所述第一凹槽内的磁性层。
【文档编号】H01L21/768GK104091781SQ201410352936
【公开日】2014年10月8日 申请日期:2014年7月23日 优先权日:2014年7月23日
【发明者】黎坡 申请人:上海华虹宏力半导体制造有限公司