一种浮栅的制作方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种浮栅的制作方法。

背景技术：

浮栅(Floating Gate，FG)晶体管已经广泛应用于EPROM(Erasable Programmable Read-Only Memory，可擦除可编程只读存储器)、EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦除可编程只读存储器)、Flash(闪存)等浮栅存储器中。

浮栅型存储器件有源区(Cell Active Area，CAA)与浮栅的接触面积直接决定了浮栅与有源区之间的耦合电容和存储单元的电流密度(I-cell)的大小。随着制程工艺的不断发展，存储单元的特征尺寸不断微缩以获取更大的单位面积存储密度，存储单元电流密度不断减少，存储器件读写的电流操作宽度(Program-Erase window)变小，导致器件读写次数(Cycling)降低，器件可靠性降低。另外随着器件尺寸缩小，器件的漏电流(I-off)也增加，器件的功耗和可靠性将变得更差。

综上，现有的浮栅型存储器件中浮栅与有源区之间的接触面积较小，使得存储单元的质量较差，无法满足用户需求。

技术实现要素：

有鉴于此，本发明实施例提供一种浮栅及其制作方法，以解决现有技术中浮栅存储器浮栅与有源区之间的接触面积较小的问题。

一方面，本发明实施例提供了一种浮栅制作方法，包括：

在衬底上依次形成栅氧化层和栅介质层；

依次对所述栅介质层、所述栅氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区；

在所述浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区；

依次剥离所述栅介质层和所述栅氧化层；

对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层；

在所述有源区上形成隧穿氧化层和离子注入层；

在所述离子注入层和所述隧穿氧化层上形成栅极。

进一步地，对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层，包括：

采用湿法刻蚀或干法刻蚀对所述浅沟槽氧化层进行回刻蚀处理，去除与所述有源区侧壁对应的厚度为的浅沟槽氧化层。

进一步地，在所述有源区上形成隧穿氧化层和离子注入层，包括：

采用湿法氧化工艺或原位水气生成工艺在所述有源区上形成隧穿氧化层；

对所述隧穿氧化层进行阈值电压离子注入，形成离子注入层。

进一步地，在所述浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区，包括：

在栅极区域对应的浅沟槽隔离区上形成线性氧化层；

对所述浅沟槽隔离区进行化学气相沉积处理，形成较厚氧化层；

对所述较厚氧化层进行化学机械抛光处理，以去除所述浅沟槽隔离区上的较厚氧化层。

进一步地，在所述离子注入层和所述隧穿氧化层上形成栅极，包括：

采用低压力化学气相沉积工艺在在所述离子注入层和所述隧穿氧化层上形成栅极；

对所述栅极进行化学机械抛光处理，以去除所述浅沟槽隔离区上的栅极。

进一步地，依次对所述栅介质层、所述栅氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区之前，还包括：

采用化学气相沉积工艺在所述栅介质层上形成光刻抗反射层。

进一步地，依次剥离所述栅介质层和所述栅氧化层，包括：

采用磷酸剥离栅介质层，并采用氢氟酸剥离栅氧化层。

进一步地，所述隧穿氧化层的厚度为

进一步地，栅氧化层的厚度为所述栅介质层的厚度为

另一方面，本发明实施例还提供了一种浮栅，所述浮栅由本发明任意实施例提供的浮栅制作方法制得。

本发明实施例提供的浮栅及其制作方法，通过对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层，即增加了有源区的表面积，从而在形成栅极(即浮栅)之后，增加了浮栅与有源区之间的接触面积，提高了浮栅与有源区之间的耦合电容。因此该方法制作的浮栅具有较高的存储单元的电流密度，改善了浮栅器件的开关特性，降低了浮栅器件的功耗，并提高了闪存存储器的擦写速度和可靠性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1a-图1d是现有技术中的浮栅制作方法的示意图；

图2为本发明实施例中提供的浮栅的制作方法的流程示意图；

图3a-图3g是本发明实施例一中提供的浮栅制作方法的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

图1a-图1d是现有技术中的浮栅制作方法的示意图。如图1a所示，现有的浮栅制作方法中，提供衬底11，并在衬底11上依次生成栅氧化层12、栅介质层13、有源区111和浅沟槽氧化层14。如图1b所示，依次剥离所述栅介质层13和所述栅氧化层12，露出有源区111的顶部。如图1c所示，在有源区底壁形成隧穿氧化层15，并对隧穿氧化层15进行存储单元阈值电压离子注入，形成离子注入层16。如图1d所示，在所述有源区111底部形成栅极17。

因此，现有的浮栅制作方法制得的浮栅中，浮栅存储单元的电子沟道面积为栅极17下表面与有源区111上表面接触的那部分面积，即，隧穿氧化层15的面积。由于隧穿氧化层15不断微缩以获取更大的单位面积存储密度，存储单元电流密度不断减少，存储器件读写的电流操作宽度(Program-Erase window)变小，导致器件读写次数(Cycling)降低，器件可靠性降低。

针对上述问题，本发明提供了一种浮栅制作方法，该方法通过采用一种倒U形浮栅技术，利用了一部分有源区侧壁，增加了有源区与浮栅的接触面积，从而达到增加存储单元的电流密度)和存储器件可靠性的目的。

实施例一

基于以上描述，本发明实施例一提供了如下的解决方案。

图2为本发明实施例中提供的浮栅的制作方法的流程示意图，如图2所示，该方法可以包括以下步骤：

步骤21、在衬底上依次形成栅氧化层和栅介质层。

步骤22、依次对所述栅介质层、所述栅氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区。

其中，依次对所述栅介质层、所述栅氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区之前，还可以包括：采用化学气相沉积工艺在所述栅介质层上形成光刻抗反射层。

步骤23、在所述浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区。

其中，在所述浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区，可以包括：在栅极区域对应的浅沟槽隔离区上形成线性氧化层；对所述浅沟槽隔离区进行化学气相沉积处理，形成较厚氧化层；对所述较厚氧化层进行化学机械抛光处理，以去除所述浅沟槽隔离区上的较厚氧化层。

步骤24、依次剥离所述栅介质层和所述栅氧化层。

其中，依次剥离所述栅介质层和所述栅氧化层，可以包括：采用磷酸剥离栅介质层，并采用氢氟酸剥离栅氧化层。

步骤25、对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层。

其中，对所述浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层，可以包括：采用湿法刻蚀或干法刻蚀对所述浅沟槽氧化层进行回刻蚀处理，去除与所述有源区侧壁对应的厚度为的浅沟槽氧化层。

步骤26、在所述有源区上形成隧穿氧化层和离子注入层。

其中，在所述有源区上形成隧穿氧化层和离子注入层，可以包括：采用湿法氧化工艺或原位水气生成工艺在所述有源区上形成隧穿氧化层；对所述隧穿氧化层进行阈值电压离子注入，形成离子注入层。

步骤27、在所述离子注入层和所述隧穿氧化层上形成栅极。

其中，在所述离子注入层和所述隧穿氧化层上形成栅极，可以包括：采用低压力化学气相沉积工艺在在所述离子注入层和所述隧穿氧化层上形成栅极；对所述栅极进行化学机械抛光处理，以去除所述浅沟槽隔离区上的栅极。

本实施例在剥离所述栅介质层和所述栅氧化层之后，及在露出有源区的顶部之后，通过对浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层，露出了部分有源区侧壁。该方法增加了有源区的表面积，从而在形成栅极之后，增加了栅极与有源区之间的接触面积，提高了浮栅与有源区之间的耦合电容。因此该方法制作的浮栅具有较高的存储单元的电流密度，改善了浮栅器件的开关特性，降低了浮栅器件的功耗，并提高了闪存存储器的擦写速度和可靠性。

以下以65nm左右节点的NOR非易失闪存器(Flash)中的浮栅制作方法为例。

参考图3a所示，提供衬底31，并在衬底31上依次炉管生长栅氧化层32和栅介质层33。其中，所述衬底31可以为多晶硅衬底。需要说明的是，本发明对衬底31的材料不作具体限定。所述衬底31可以为半导体衬底31，也可以是复合结构衬底。该半导体衬底31的材料可以包括硅、锗、锗化硅、砷化镓等。

所述栅氧化层32，即衬垫氧化层(Pad Oxide)的厚度可以为栅氧化层32的材料可以是氧化硅。栅介质层33的厚度可以为且栅介质层33的材料可以是氮化硅。

另外，需要说明的是，还可以采用化学气相沉积技术在所述栅介质层33上形成一层光刻抗反射层(未示出)。

结合图3b和图3c所示，采用光刻及刻蚀工艺，依次对所述栅介质层33、所述栅氧化层32和所述衬底31进行图像化处理，形成有源区311和浅沟槽隔离区(Shallow Trench Isolation，STI)38。在图3b所示的浅沟槽隔离区38上形成浅沟槽氧化层34，填充所述浅沟槽隔离区38。

具体的，采用STI线性氧化(liner Oxidation)工艺在浅沟槽隔离区38上形成线性氧化层(未示出)。并采用CVD技术处理所述浅沟槽隔离区38，形成较厚氧化层(未示出)。其中，可以采用高纵深比制程(High Aspect Ratio Process，HARP)技术或(High Density Plasma，HDP)高密度等离子体化学气相沉积技术处理所述浅沟槽隔离区38，形成较厚氧化层。还可以对所述较厚氧化层进行化学机械抛光(Chemical Mechanical Polishing，CMP)处理，去除浅沟槽隔离区38上面的较厚氧化层，使所述较厚氧化层与所述栅介质层33等高。

结合图3c和图3d所示，可以采用磷酸剥离氮化硅材质的栅介质层33，且还可以采用氢氟酸(HF)剥离栅氧化层32，露出有源区311的顶部。

参考图3e所示，对所述浅沟槽氧化层34进行回刻蚀(STI pull back)处理，去除与有源区311的侧壁对应的浅沟槽氧化层34。具体的，可以采用湿法刻蚀或干法刻蚀去除有源区311的上面一部分侧壁对应的浅沟槽氧化层，以露出有源区311的部分侧壁，并将露出的有源区311作为浮栅器件的电子沟道(Channel)。回刻蚀的浅沟槽氧化层34的厚度可以为以不影响浅沟槽隔离区38的绝缘性为宜。

由于本实施例中不仅露出了有源区311的顶部，还露出了有源区311的部分侧壁，即，增加了有源区的表面积。

参考图3f所示，可以采用湿法氧化工艺或原位水气生成(In-Situ Steam Generation，ISSG)工艺在有源区311上生成隧穿氧化层35(Tunnel Oxide)，即，在有源区顶部和有源区侧壁均形成隧穿氧化层35。隧穿氧化层35的厚度可以为还对所述隧穿氧化层35进行阈值电压离子注入，形成存储单元的离子注入层36，此处可以通过控制离子注入的角度实现对衬底31侧壁的离子注入。

参考图3g所示，可以采用低压力化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺在所述离子注入层36和所述隧穿氧化层35上形成栅极37(即，浮栅)。还对所述栅极37进行化学机械抛光处理，以去除所述浅沟槽隔离区上面的浮栅，使所述栅极层37与浅沟槽氧化层34等高。所述栅极37的材料可以为多晶硅。

本发明实施例中提供的浮栅制作方法中，相比传统工艺增加了浮栅与有源区侧壁的电子沟道，该方法增加了有源区的表面积，从而在形成栅极之后，增加了栅极与有源区之间的接触面积，提高了浮栅与有源区之间的耦合电容。因此该方法制作的浮栅具有较高的存储单元的电流密度，改善了浮栅器件的开关特性，降低了浮栅器件的功耗，并提高了闪存存储器的擦写速度和可靠性。

本发明实施例还提供一种浮栅，所述浮栅可以由本发明任意实施例提供的浮栅制作方法制得。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。