功率半导体器件的制作方法

功率半导体器件的制作方法
【专利摘要】本实用新型涉及一种功率半导体器件，包括：第一导电类型的基底层，具有第二导电类型的下部半导体层；基底层中的有源区，包括：第二导电类型的本体区；第一导电类型的源极区，位于本体区中；发射极电极，经由第一槽式触点而连接到所述源极区；从基底层的顶部向下延伸的沟槽，含有屏蔽电极，所述屏蔽电极连接到所述发射极电极；和栅极，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘。
【专利说明】功率半导体器件

【技术领域】
[0001]本实用新型涉及功率半导体器件，特别涉及一种改进的绝缘栅双极晶体管(IGBT)。

【背景技术】
[0002]功率半导体器件被广泛地用作消费电子产品、工业机器、汽车以及高速火车等中的电功率转换的器件。通过结构上的改进，性能提高也逐年得到实现。与平面型器件相比，采用沟槽技术的功率器件提供了每单位面积上具有显著增长的沟道宽度。并且，采用沟槽技术的半导体器件提供了优异的开关特性，并且被用在要求快速开关的应用中。
[0003]根据美国专利申请US2012/0104555A1，描述了一种具有平面栅极的IGBT，其中所述IGBT展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。此外，这个IGBT在漂移区的上部中具有比漂移区的掺杂浓度高的掺杂浓度的η层。该单元具有一个源区140以及在源区一侧的一个栅极。在单元的另一侧，放置P+接触区142。这种结构的缺点是每面积的小沟道宽度以及MOS沟道的略微不均匀布置。
[0004]另外，根据德国专利DE10007415C2，描述了一种具有平面栅极的金属氧化物半导体(MOS)控制的功率器件，所述功率器件同样展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。
[0005]在上述的沟槽屏蔽IGBT中，发射极电极必须一方面接触IGBT单元的源极区和本体区并且另一方面接触掩埋在沟槽中的屏蔽电极。尤其在沟槽屏蔽的平面栅极IGBT中，具有平面接触(即以横向相邻的点在半导体表面处与源极区和本体区形成连接的触点)的单元消耗大面积。
[0006]因此，需要更紧凑的IGBT单元设计以允许IGBT的更均匀的电流流动以及因此更好的电属性和热属性。
实用新型内容
[0007]本实用新型的目标之一是为了克服一种或多种限制而提供一种使得更紧凑的单元设计可行的接触方案或单元设计方案。所述接触方案或单元设计方案包括下列特征中的至少一个:使用对称的单元布局以便增加沟道宽度；使用与源极区和本体区均形成接触的槽式触点且消耗很小的面积；以及屏蔽沟槽的微小节距。
[0008]本实用新型公开了一种功率半导体器件，所述功率半导体器件包括:第一导电类型的基底层，具有第二导电类型的下部半导体层；基底层中的有源区，包括:第二导电类型的本体区；第一导电类型的源极区，位于本体区中；发射极电极，经由第一槽式触点而电连接到所述源极区；从基底层的顶部向下延伸的沟槽，含有屏蔽电极，所述屏蔽电极电连接到所述发射极电极；和栅极，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘。
[0009]在一个实施例中，第一沟槽接触延伸到所述源极区之下进入所述本体区。
[0010]在一个实施例中，第一导电类型的第一掺杂区，至少部分位于本体区之下且在至少部分基底层之上，其中第一掺杂区的掺杂水平高于基底层的掺杂水平并且其中沟槽延伸到衬底中的深度比第一掺杂区深。
[0011]在另一个实施例中，第二导电类型的第二掺杂区位于本体区中，与所述源极区横向相邻或者不相邻，并且电连接到所述发射极电极。
[0012]在另一个实施例中，所述第二掺杂区经由第三槽式触点而电连接到发射极电极。
[0013]在另一个实施例中，所述第二掺杂区经由所述第一槽式触点而连接到发射极电极。
[0014]在另一个实施例中，所述第二掺杂区与所述沟槽相邻或不相邻。
[0015]在另一个实施例中，第二导电类型的第二掺杂区，位于源极区之下并且所述第一槽式触点在侧壁至少接触所述源极区并且在底部接触所述第二掺杂区。
[0016]在另一个实施例中，功率半导体器件还包括第二槽式触点，所述第二槽式触点电连接屏蔽电极到所述发射极电极。
[0017]在另一个实施例中，功率半导体器件还包括从基底层的顶部向下延伸的至少两个所述沟槽，并且其中两个沟槽之间的距离为3 μ m或更小。
[0018]在另一个实施例中，所述半导体器件为垂直型功率器件并且包括位于基底层底部且与下部半导体层接触的集电极，并且所述栅极包括以下中的至少一个:平面栅极、垂直栅极及其组合。
[0019]在另一个实施例中，所述功率半导体器件还包括:具有第一导电类型的第三掺杂区，充当场阻止层并且位于作为漂移区的基底层与作为集电极区的下部半导体层之间。

【专利附图】

【附图说明】
[0020]附图被包括以提供对本实用新型的进一步理解，以及附图被结合在说明书中并且构成说明书的一部分。附图示出本实用新型的实施例，并且与描述一起用来解释本实用新型的原理。本实用新型的其他实施例以及许多预期优点将容易被认识到，因为通过参照下面的详细描述，它们变得更好理解。附图的元件不一定是相对于彼此按比例的。类似的附图标记表示对应的类似部分。
[0021]图1，包括图1A，图1B和图1C，为依据现有技术的沟槽屏蔽平面栅极(TSPG) IGBT的示意截面图，其中图1A为现有技术的TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图1B为图1A的IGBT沿箭头I的截面图而图1C为图1A的IGBT沿箭头II的截面图。
[0022]图2，包括图2A，图2B和图2C，为依据本实用新型的一个实施例的与图1的TSPG-1GBT类似且具有用于发射极电极的大面积金属层(即发射极焊盘)的TSPG-1GBT的示意截面图，其中图2A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图2B为图2A的IGBT沿箭头I的截面图而图2C为图2A的IGBT沿箭头II的截面图。
[0023]图3，包括图3A，图3B和图3C，为依据本实用新型的一个实施例的与图2的TSPG-1GBT类似且屏蔽电极连接到发射极电极的TSPG-1GBT的示意截面图，其中图3A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图3B为图3A的IGBT沿箭头I的截面图而图3C为图3A的IGBT沿箭头II的截面图。
[0024]图4，包括图4A，图4B和图4C，为依据本实用新型的一个实施例的与图3的TSPG-1GBT类似但具有对称单元设计的TSPG-1GBT的示意截面图，其中图4A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图4B为图4A的IGBT沿箭头I的截面图而图4C为图4A的IGBT沿箭头II的截面图。
[0025]图5，包括图5A，图5B和图5C，为依据本实用新型的一个实施例的与图3的TSPG-1GBT类似但发射极电极的平面触点改为槽式触点的TSPG-1GBT的示意截面图，其中图5A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图5B为图5A的IGBT沿箭头I的截面图而图5C为图5A的IGBT沿箭头II的截面图。
[0026]图6，包括图6A，图6B和图6C，为依据本实用新型的一个实施例的与图5的TSPG-1GBT类似但具有更紧凑单元设计的TSPG-1GBT的示意截面图，其中图6A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图6B为图6A的IGBT沿箭头I的截面图而图6C为图4A的IGBT沿箭头II的截面图。
[0027]图7，包括图7A，图7B和图7C，为依据本实用新型的一个实施例的与图6的TSPG-1GBT类似且具有组合的源极/本体/屏蔽电极触点的TSPG-1GBT的示意截面图，其中图7A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图7B为图7A的IGBT沿箭头I的截面图而图7C为图7A的IGBT沿箭头II的截面图。
[0028]图8，包括图8A，图8B和图8C，为依据本实用新型的一个实施例的与图6的TSPG-1GBT类似但具有对称单元设计的TSPG-1GBT的示意截面图，其中图8A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图8B为图8A的IGBT沿箭头I的截面图而图8C为图8A的IGBT沿箭头II的截面图。
[0029]图9，包括图9A，图9B和图9C，为依据本实用新型的一个实施例的与图8的TSPG-1GBT类似但具有组合的源极/本体/屏蔽电极触点和场阻止层的TSPG-1GBT的示意截面图，其中图9A为该TSPG-1GBT沿着屏蔽沟槽的方向的截面图，图9B为图9A的IGBT沿箭头I的截面图而图9C为图9A的IGBT沿箭头II的截面图。
[0030]图1OA和图1OB为依据本实用新型的一个实施例的TSPG-1GBT在屏蔽沟槽的不同横向位置处沿与屏蔽沟槽的方向垂直截取的示意截面图，示出了相邻的屏蔽沟槽之间的狭小距离。
[0031]图1IA和图1lB分别为依据本实用新型的一个实施例的与图10的TSPG-1GBT类似但高掺杂区(比如P+区)邻接屏蔽沟槽的示意截面图，同样示出了相邻的屏蔽沟槽之间的狭小距离。

【具体实施方式】
[0032]在下面的详细描述中，参照了形成其一部分的附图，以及在附图中通过说明的方式示出其中可以实践本实用新型的特定实施例。应当理解，在不背离本实用新型的范围的情况下，可以利用其他实施例并且可以做出结构的或逻辑的改变。举例来说，作为一个实施例的一部分示出或描述的特征可以结合其他实施例来使用以产生又一实施例。本实用新型意图包括这样的修改和变型。实例是使用不应当被解释为限制所附权利要求书的范围的特定语言来描述的。附图不是按比例的，而是仅仅用于说明性目的。为了清楚起见，如果没有另作说明，则在不同附图中用相同的附图标记来表示相同的元件或制造过程。
[0033]如在说明书中所采用的，术语“电耦合”不限制是指元件必须直接耦合在一起。可选地，可以在“电耦合”的元件之间提供中间元件。作为一个实例，中间元件中的一部分、全部或者没有中间元件可以是可控的以在“电耦合”的元件之间提供低欧姆连接，并且在另一时间提供非低欧姆连接。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或高度掺杂的半导体的连接。
[0034]一些附图通过在掺杂类型旁边指示或“ + ”来指代相对掺杂浓度。举例来说，“n_”是指小于“η”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有与“η”掺杂区相比更大的掺杂浓度。具有相同的相对掺杂浓度的掺杂区可以具有或者可以不具有相同的绝对掺杂浓度。举例来说，两个不同的η+掺杂区可以具有不同的绝对掺杂浓度。这也适用于例如ιΓ掺杂和P+掺杂区。在下面描述的实施例中，所示的半导体区的导电类型被表示为η型或P型，更详细来说是η—型、η型、η+型、P—型、P型和P+型中的一个。在每个所示的实施例中，所示的半导体区的导电类型可以是相反的。换句话说，在下面描述的任一个实施例的替换实施例中，所示的P型区可以是η型，并且所示的η型区可以是P型。
[0035]诸如“第一”、“第二”等等之类的术语被用来描述各种结构、元件、区、段等等，并且不意图进行限制。类似的术语在整个描述中指代类似的元件。
[0036]术语“具有”、“包含”、“包括”、“包括”等等是开放性的，并且所述术语指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一个”、“一个”和“所述”意图包括复数以及单数，除非上下文明确地另有指示。
[0037]在后面的描述中使用的术语“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。这些结构要理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(S0S)、掺杂的和未掺杂的半导体、由基础半导体基部支持的娃的外延层、和其它半导体结构。半导体不一定是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施例，通常，碳化娃(SiC)或氮化镓(GaN)是半导体衬底材料的进一步的示例。
[0038]下面以η沟道IGBT为例来详细描述本实用新型，其中本体区为P型而源极区为η型。然而，本实用新型可以通过互换η型和P型而容易地转移到P沟道IGBT。
[0039]图1，包括图1Α，图1B和图1C，为依据现有技术的沟槽屏蔽平面栅极IGBT 100的示意截面图，其中图1A为现有技术的沟槽屏蔽平面栅极IGBT 100沿着屏蔽沟槽76的方向的截面图，图1B为图1A的IGBT 100沿箭头I的截面图而图1C为图1A的IGBT 100沿箭头II的截面图。
[0040]如图1A所示，提供半导体基底层30，其可包括但不限于具有第一导电类型例如η型的硅。半导体基底层30可以例如是外延层或者衬底层。半导体基底层30可以具有第二导电类型例如P型的下半导体层20。下半导体层20也可以是衬底层或者可以植入在半导体基底层30中。本体区可以形成在基底层中或者在基底层上，如下面所述的。
[0041]在本示例中，P型下部半导体层20为IGBT器件的集电极区并且η_型基底层30为IGBT器件的漂移区。在η_型漂移区30之上设置η型掺杂区40，进而在η型掺杂区40中设置P型本体区50，并且在P型本体区50中形成η+源区51以及与η+源区51相邻的可选的P+区52。如图1A所示，IGBT是垂直IGBT器件，其中集电极10沉积在器件的底面即集电极区20上，而发射极电极90沉积在器件的顶面即η+源区51以及任选ρ+区52上。例如，通过诸如光刻、蚀刻、氧化以及注入等半导体工艺来形成上述的各个区。此外，在器件的顶面上设置栅极电极70，所述栅极电极70通过隔离层75而与P型本体区50和η型掺杂区40隔离，如图1A所示。
[0042]参照图1B，示出了图1A的IGBT 100沿箭头I的截面图。如图1B所示，在IGBT100的单元区域中还设置了从顶面延伸到漂移区30中的沟槽76，并且在沟槽76中设置了通过隔离层75而与栅极电极70隔离的且与发射极电极90连接(在图中未示出)的屏蔽电极77，其中在图1A中的两条虚线分别示出了沟槽76和屏蔽电极77在器件中的深度位置。需要指出的是，沟槽76可以例如内衬有诸如氧化物等的介电层74。介电层74(也称为沟槽绝缘结构)将屏蔽电极77与栅极电极70彼此绝缘并且将屏蔽电极77与η型掺杂区40和η_型漂移区30绝缘。进一步，隔离层75水平延伸、位于器件顶部上且将至少部分源区51、本体区50和η型掺杂区40与栅极电极70隔离。隔离层75例如可以是栅极电介质(栅极氧化物)。沟槽绝缘结构74例如可以包括栅极氧化物或场氧化物。
[0043]图1C为图1A的IGBT 100沿箭头II的截面图。除了顶部结构略有不同之外，图1C在结构上基本上与图1B类似。具体而言，在图1C中从上到下分别为发射极电极90、任选P+区52、本体区50、η型掺杂区40等而在图1B中从上到下分别为栅极电极70、隔离层75、η+源区51、η型掺杂区40等。
[0044]在一个实施例中，发射极电极90和集电极10可以由作为主要成分的铝Al、铜Cu或招或铜的合金(例如AlS1、AlCu或AlSiCu)构成或者包含作为主要成分的招Al、铜Cu或铝或铜的合金(例如AlS1、AlCu或AlSiCu)。根据其它实施例，发射极电极90和集电极10可以包含作为主要成分的镍N1、钛T1、银Ag、金Au、钼Pt和/或钯Pd。例如，发射极电极90和集电极10可以包括两个或更多个子层，每个子层都包含了作为主要成分的N1、T1、Ag、Au、Pt、Pd和/或其合金中的一个或多个。在一个实施例中，栅极电极70与屏蔽电极77的材料可以是高导电材料，例如掺杂半导体材料，例如掺杂多晶硅。
[0045]图2，包括图2A，图2B和图2C，为依据本实用新型的一个实施例的与图1的TSPG-1GBT 100类似且具有用于发射极电极(290的竖直部分)的大面积金属层(即发射极焊盘，290的水平部分)的TSPG-1GBT 200的示意截面图，其中图2A为该TSPG-1GBT 200沿着屏蔽沟槽276的方向的截面图，图2B为图2A的IGBT 200沿箭头I的截面图而图2C为图2A的IGBT 200沿箭头II的截面图。
[0046]除了顶部结构略有不同之外，图2在结构上基本上与图1类似。具体而言，在图2C中从上到下分别为发射极电极290 (示为平面触点即竖直部分与大面积金属层即水平部分)、可选P+区252、本体区250、n型掺杂区240等而在图2B中从上到下分别为发射极电极290、钝化层271、栅极电极290、隔离层275、n+源区251、本体区250，η型掺杂区240等，其中钝化层271 (比如S12或氮化硅)用来隔离发射极电极290与栅极电极。需要说明的是，为了清楚起见，在图中附图标记没有区分发射极电极(用附图标记290的竖直部分表示)以及发射极电极焊盘(用附图标记290的水平部分表示)。为了简洁清楚起见，在此省略了对与图1中对应的部分的描述。
[0047]在一个实施例中，作为层间电介质的钝化层271可以包括一个或更多子层，例如粘合层、缓冲层和/或扩散阻挡层。根据一个实施例，钝化层271包括热生长的氧化硅层。钝化层271可以进一步包括扩散阻挡层，例如氮化硅或氮氧化硅层。例如使用TEOS作为前体材料从沉积的氧化物提供的薄氧化硅或者例如非掺杂硅酸盐玻璃的硅酸盐玻璃可以形成粘合或缓冲层。钝化层271可以进一步包括从BSG (硼硅盐酸玻璃)、PSG (磷硅酸盐玻璃)或BPSG (硼磷硅酸盐玻璃)提供的主电介质层。其他实施例可以提供更少或更多的子层。
[0048]图3，包括图3A，图3B和图3C，为依据本实用新型的一个实施例的与图2的TSPG-1GBT 200类似且屏蔽电极377电连接到发射极电极390的TSPG-1GBT 300的示意截面图，其中图3A为该TSPG-1GBT 300沿着屏蔽沟槽376的方向的截面图，图3B为图3A的IGBT沿箭头I的截面图而图3C为图3A的IGBT沿箭头II的截面图。
[0049]与图2的TSPG-1GBT 200相比，图3的TSPG-1GBT 300的特征在于屏蔽电极377的上端处于与半导体主体表面的相同竖直水平且电连接到发射极电极390，如图3C所示。相比而言，在图2的TSPG-1GBT 200中，屏蔽电极277的上端处于比半导体主体表面更深的竖直水平。再次，为了简洁清楚起见，在此省略了对与图2中对应的部分的描述。
[0050]图4，包括图4A，图4B和图4C，为依据本实用新型的一个实施例的与图3的TSPG-1GBT 300类似但具有对称单元设计的TSPG-1GBT 400的示意截面图，其中图4A为该TSPG-1GBT 400沿着屏蔽沟槽的方向的截面图，图4B为图4A的IGBT 400沿箭头I的截面图而图4C为图4A的IGBT 400沿箭头II的截面图。
[0051]如图4A所示，IGBT 400具有对称的单元构造，其中源极/发射极和栅极位于触点490和可选P+接触区452的两侧。此外，屏蔽沟槽476 (图4A中以虚线所示)布置成垂直于单元的对称平面。类似地，图4也示出了屏蔽电极477到发射极金属化490的连接。与图3的TSPG-1GBT 300类似，屏蔽电极477的上端处于与半导体主体表面的相同竖直水平。再次，为了简洁清楚起见，在此省略了对与图3中对应的部分的描述。
[0052]根据本实用新型的一个实施例，图3中所示的平面触点390可以由槽式触点590(在本示例中由左侧触点和右侧触点组成)取代，如图5所示,其中所述槽式触点590在其侧壁处至少与源极区551接触并且在其底部处与本体区550接触。另外，可选地，还可以设置另一槽式触点(在图5中也示为590即右侧槽式触点)，该另一槽式触点在其侧壁处与P+区552接触并且在其底部处与本体区550接触。需要注意的是:如图5A所示，可以认为源极接触(即左侧触点)和本体区接触(即右侧触点)二者是分离的但是共同连接到发射极金属化即顶部平面金属化上；并且如图5c所示，可以清楚地知道，源极接触和屏蔽电极接触分别示为槽式触点，即二者是分离的但是共同连接到发射极金属化即顶部平面金属化上。再次，为了简洁清楚起见，在此省略了对与图3中对应的部分的描述。
[0053]图6，包括图6A，图6B和图6C，为依据本实用新型的一个实施例的与图5的TSPG-1GBT 500类似但具有更紧凑单元设计的TSPG-1GBT 600的示意截面图，其中图6A为该TSPG-1GBT 600沿着屏蔽沟槽676的方向的截面图，图6B为图6A的IGBT沿箭头I的截面图而图6C为图4A的IGBT沿箭头II的截面图。
[0054]与图5的TSPG-1GBT 500相比，在图6A中源极接触和本体区接触被组合成单个触点690并且因此具有更紧凑单元设计，其中P+区652位于源极区651下方并且所述槽式触点690在其侧壁处至少与源极区651接触并且在其底部处与P+区652接触。可选地，所述槽式触点690可以进一步向下延伸到本体区650中，尽管未在图中示出这一情形。另外，与图3的TSPG-1GBT 300类似，屏蔽电极677的上端处于与半导体主体表面的相同竖直水平。需要注意的是，如图6c所示，可以清楚地知道，源极接触690和屏蔽电极接触690分别示为槽式触点，即二者是分离的但是共同连接到发射极金属化即顶部平面金属化上。
[0055]需要指出的是，P+区652被示为没有邻接屏蔽沟槽676，如图6c所示。也可能的是，P+区652延伸到一个或两个邻近的屏蔽沟槽676 (未在本图中示出而示于图7C中)。再次，为了简洁清楚起见，在此省略了对与图3和图5中对应的部分的描述。
[0056]图7，包括图7A，图7B和图7C，为依据本实用新型的一个实施例的与图6的TSPG-1GBT 600类似且具有组合的源极/本体/屏蔽电极触点790的TSPG-1GBT 700的示意截面图，其中图7A为该TSPG-1GBT 700沿着屏蔽沟槽776的方向的截面图，图7B为图7A的IGBT 700沿箭头I的截面图而图7C为图7A的IGBT 700沿箭头II的截面图。
[0057]与图6的TSPG-1GBT 600相比，TSPG-1GBT 700不同在于:在图6c中示为分离的源极/本体接触690和屏蔽电极接触690被组合成单一触点790 (也被称为源极/本体/屏蔽电极触点790)，以及屏蔽电极的上端离半导体主体表面更远，即更深。也就是说，如图7c所示，自上而下分别为单一触点790、p+区752、本体区750、掺杂区740等等。再次，为了简洁清楚起见，在此省略了对与图6中对应的部分的描述。
[0058]图8，包括图8A，图8B和图8C，为依据本实用新型的一个实施例的与图6的TSPG-1GBT 600类似但具有对称单元设计的TSPG-1GBT 800的示意截面图，其中图8A为该TSPG-1GBT 800沿着屏蔽沟槽876的方向的截面图，图8B为图8A的IGBT 800沿箭头I的截面图而图8C为图8A的IGBT 800沿箭头II的截面图。
[0059]与图6的TSPG-1GBT 600相比，不同在于:IGBT 800具有对称的单元构造，其中源极/发射极和栅极870位于触点890的两侧。类似地，屏蔽沟槽876 (图8A中以虚线所示)布置成垂直于单元的对称平面。类似地，源极接触和屏蔽电极接触分别示为槽式触点，即二者是分离的但是共同连接到发射极金属化即顶部平面金属化上，如图8c所示。另外，屏蔽电极677的上端低于半导体主体表面。再次，为了简洁清楚起见，在此省略了对与图6中对应的部分的描述。需要指出的是，P+区852被示为没有邻接屏蔽沟槽876，如图Sc所示。
[0060]图9，包括图9A，图9B和图9C，为依据本实用新型的一个实施例的与图8的TSPG-1GBT 800类似但具有组合的源极/本体/屏蔽电极触点990和场阻止层925的TSPG-1GBT 900的示意截面图，其中图9A为该TSPG-1GBT 900沿着屏蔽沟槽976的方向的截面图，图9B为图9A的IGBT 900沿箭头I的截面图而图9C为图9A的IGBT 900沿箭头II的截面图。
[0061]与图8的TSPG-1GBT 800相比，TSPG-1GBT 900不同在于:在图8c中示为分离的源极/本体接触890和屏蔽电极接触890被组合成单一触点990 (也被称为源极/本体/屏蔽电极触点790);在集电极区920与漂移区930之间添加了场阻止层925 ；以及屏蔽电极977的上端离半导体主体表面更远，即更深。也就是说，如图9c所示，自上而下分别为单一触点990、p+区952、本体区950、掺杂区940等等。再次，为了简洁清楚起见，在此省略了对与图8中对应的部分的描述。
[0062]图1OA和图1OB为依据本实用新型的一个实施例的TSPG-1GBT 1000在屏蔽沟槽1076的不同横向位置(即横切栅极电极的位置和横切屏蔽电极触点的位置)处沿与屏蔽沟槽的方向垂直截取的示意截面图，示出了相邻的屏蔽沟槽1076之间的狭小距离即台面。
[0063]相邻的屏蔽沟槽1076之间的距离影响这些沟槽之间的所能够承受的η掺杂值而不会太大影响器件的击穿电压。上述距离越小，所允许的η掺杂越高。按一般规律，从一个沟槽到下一个沟槽的垂直于沟槽侧壁的本体区之下的路径上所采取的η掺杂浓度积分不应当超过lE12/cm2(就硅而言)。另一方面，较高的η掺杂增加了在IGBT的导通状态期间的载流子密度。因此，有利的是，将屏蔽沟槽的节距(即台面宽度)减小到例如3 μπι或2 μπι或甚至更小的值。优选地，这个节距可以小于例如在平行于屏蔽沟槽的方向上的节距的1/2或甚至1/4。再次，为了简洁清楚起见，在此省略了对与图8中对应的部分的描述。
[0064]另外，根据本实用新型的进一步实施例，如图1lB所示，P+接触区1152也可以触及屏蔽沟槽1176。与图11的TSPG-1GBT 1100相比，图10的TSPG-1GBT 1000的P+接触区1052没有触及屏蔽沟槽1076。然而，图10和图11均示出了相邻的屏蔽沟槽之间的狭小距离。再次，为了简洁清楚起见，在此省略了对与图8中对应的部分的描述。
[0065]根据本实用新型的实施例，接触槽可以填充有与大面积金属层即顶部金属化的材料不同的材料。该填充材料可以包括例如钨、多晶硅、碳或铜(铜由于其高的热容量而导致尤其在短时间尺度上改进的热传递；多孔铜层可以被实施用于更好的晶格适配)。在填充材料与半导体材料之间，可以引入阻挡层。该阻挡层可以例如包括或包含T1、TiN, Tiff, TiSi或PtSi或其它硅化物。
[0066]此外，IGBT可以具有在漂移区的上部中的掺杂浓度比漂移区的掺杂浓度高的η层，即在各个实施例中被示为40、240、340等的部分是可选的。
[0067]另外，IGBT还可以具有在P发射极和漂移区之间的掺杂浓度比漂移区的掺杂浓度高的η层，所谓的缓冲层或场阻止层，例如参见图9所示。
[0068]此外还提出了，在这种IGBT的正面上使用具有狭窄接触结构的特殊金属化结构。特别地，正面金属化的厚度应当大于半导体与这个金属化结构之间的接触区的宽度。这一设计措施实现了即使对于能够微小的结构而言在这个金属化层内显著改进的热传导。而且，这些金属化结构的热容量由这个金属化层的扩大厚度而增加。优选的材料是具有高热导率和大热容量的金属，比如例如铜、银、金、钥、铝等。对于这些金属中的若干金属而言，有用的是实施至少一种附加的相对薄的金属层，充当阻挡层或应力释放层。典型的阻挡层例如是T1、TiW、TiN, TaN等。该层应当至少覆盖半导体上的触点。
[0069]根据本实用新型的进一步实施例，还可能把具有高容量的金属夹焊接到正面金属。
[0070]虽然上文以IGBT的实施例对本实用新型进行了描述，但是本实用新型同样也可应用于其它类型的功率器件诸如M0SFET，不同之处在于所述单元场区包括至少一个场效应晶体管结构而非IGBT结构。
[0071]尽管参照各个附图，各个区域的典型形状是条状的，但也可以是包围的设计，或者是正方形、矩形、环形或其组合。
[0072]要理解，在这里描述的各种实施例的特征可以被相互组合，除非具体地另有指出。
[0073]虽然已经在这里示意并且描述了具体实施例，但是本领域普通技术人员将会理解，在不偏离本实用新型的范围的情况下，各种可替代的和/或等价的实现可以代替所示出和描述的具体实施例。该申请旨在覆盖在这里讨论的具体实施例的任何修改或者变化。因此，本实用新型旨在仅由权利要求及其等价物限制。
【权利要求】
1.一种功率半导体器件(200)，其特征在于所述功率半导体器件包括: 第一导电类型的基底层(230)，具有第二导电类型的下部半导体层(220)； 基底层(230)中的有源区，包括: 第二导电类型的本体区(250); 第一导电类型的源极区(251)，位于本体区(250)中； 发射极电极(290)，经由第一槽式触点而电连接到所述源极区(251)； 从基底层(230)的顶部向下延伸的沟槽(276)，含有屏蔽电极(277)，所述屏蔽电极(277)电连接到所述发射极电极(290);和 栅极(270)，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘。
2.如权利要求1所述的功率半导体器件，其特征在于，所述第一沟槽接触延伸到所述源极区(551)之下进入所述本体区(550)。
3.如权利要求1所述的功率半导体器件，其特征在于进一步包括:第一导电类型的第一掺杂区(240)，至少部分位于本体区之下且在至少部分基底层(230)之上，其中第一掺杂区(240)的掺杂水平高于基底层(230)的掺杂水平并且其中沟槽(276)延伸到衬底中的深度比第一掺杂区(240)深。
4.如权利要求1所述的功率半导体器件，其特征在于进一步包括:第二导电类型的第二掺杂区(252)位于本体区(250)中，与所述源极区(251)横向相邻或者不相邻，并且电连接到所述发射极电极(290)。
5.如权利要求4所述的功率半导体器件，其特征在于，所述第二掺杂区(252)经由第三槽式触点而电连接到发射极电极(290 )。
6.如权利要求4所述的功率半导体器件，其特征在于，所述第二掺杂区(252)经由所述第一槽式触点而电连接到发射极电极(290 )。
7.如权利要求4所述的功率半导体器件，其特征在于，所述第二掺杂区(252)与所述沟槽(276)相邻或不相邻。
8.如权利要求1所述的功率半导体器件，其特征在于进一步包括:第二导电类型的第二掺杂区(252)，位于源极区(251)之下并且所述第一槽式触点在侧壁至少接触所述源极区(251)并且在底部接触所述第二掺杂区(252)。
9.如权利要求1所述的功率半导体器件，其特征在于还包括第二槽式触点，所述第二槽式触点电连接屏蔽电极(277 )到所述发射极电极(290 )。
10.如权利要求1所述的功率半导体器件，其特征在于还包括从基底层(230)的顶部向下延伸的至少两个所述沟槽(276)，并且其中两个沟槽(276)之间的距离为3 μ m或更小。
11.如权利要求1-10中任一项所述的功率半导体器件，其特征在于，所述半导体器件为垂直型功率器件并且包括位于基底层底部且与下部半导体层(220)接触的集电极(210)，并且所述栅极包括以下中的至少一个:平面栅极、垂直栅极及其组合。
12.如权利要求1-10中任一项所述的功率半导体器件，其特征在于，所述功率半导体器件还包括:具有第一导电类型的第三掺杂区，充当场阻止层并且位于作为漂移区的基底层(930)与作为集电极区的下部半导体层(920)之间。
【文档编号】H01L29/41GK204011429SQ201420301626
【公开日】2014年12月10日 申请日期:2014年6月9日 优先权日:2014年6月9日
【发明者】H-J.舒尔策, F.普菲尔施, H.许斯肯 申请人:英飞凌科技股份有限公司