功率半导体器件的制作方法
【专利摘要】本实用新型涉及一种功率半导体器件，包括：第一导电类型的基底层，具有第二导电类型的下部半导体层；有源区，包括：第二导电类型的本体区；第一导电类型的源极区，位于本体区中；发射极电极，连接到所述源极区；从半导体衬底的顶部向下延伸的沟槽，含有屏蔽电极，所述屏蔽电极连接到所述发射极电极；和栅极，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘；以及边缘终止区，与所述有源区邻接并且包括第二导电类型的终止掺杂区。
【专利说明】功率半导体器件
【技术领域】
[0001]本实用新型涉及功率半导体器件，特别涉及一种击穿电压改进的绝缘栅双极晶体管(IGBT)。
【背景技术】
[0002]功率半导体器件被广泛地用作消费电子产品、工业机器、汽车以及高速火车等中的电功率转换的器件。通过结构上的改进，性能提高也逐年得到实现。与平面型器件相比，采用沟槽技术的功率器件提供了每单位面积上具有显著增长的沟道宽度。并且，采用沟槽技术的半导体器件提供了优异的开关特性，并且被用在要求快速开关的应用中。
[0003]根据美国专利申请US2012/0104555A1，描述了一种具有平面栅极的IGBT，其中所述IGBT展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。此外，这个IGBT在漂移区的上部中具有比漂移区的掺杂浓度高的掺杂浓度的η层。
[0004]另外，根据德国专利DE10007415C2，描述了一种具有平面栅极的金属氧化物半导体(MOS)控制的功率器件，所述功率器件同样展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。
[0005]在上述的具有沟槽屏蔽电极的功率器件的有源区中，沟槽电极修改了电场分布，使得在本体区和漂移区之间形成的Pn结处的场聚集得以减少，导致有源区中的高击穿电压。这一效应便于设计本体区的延伸、扩散和掺杂分布以得到传导性能(例如，跨导、阈值电压、沟道电阻等)，因为阻挡性能由屏蔽电极提供。
[0006]除了有源区之外，功率器件还包括所谓的“终止区”(也称为结终止或结终止区)，其横向地支持有源区与实际半导体材料侧壁之间的器件的阻挡电压(与有源区相比，在有源区中电压被垂直地支持)，其中所述实际半导体材料侧壁通常处于与功率器件的底部电极相同的电位。在特性上，终止区的构造包括P掺杂区(与发射极电位接触)，所述P掺杂区充当半导体侧壁和底部电极两者的反电极。为了简化，理想的是给这个区域提供与有源区中的本体区相同的设计。在没有沟槽屏蔽电极的情况下，在类似本体的区域的边缘处的场聚集没有得到缓解，导致不想要的场强尖峰以及可能导致不想要的减小的击穿电压。然而，设计本体区的工艺以缓解这些效应将不利地影响有源沟道区的电学性能。
[0007]因此，存在对单独地优化器件的阻挡性能和传导性能的芯片设计的需要。
实用新型内容
[0008]本实用新型的目标之一是为了克服上述现有技术中的一种或多种限制而在结终止区中引入一个或多个附加的扩散掺杂区比如P型掺杂区，从而改善具有沟槽屏蔽电极的IGBT的击穿电压行为。所述附加的P型掺杂区比本体区(比如P型)更深地扩散到半导体材料中，意味着由所述附加的P型掺杂区和η漂移区形成的ρη结与半导体材料的底部之间的最小距离小于由P型本体区和η漂移区形成的ρη结与半导体材料的底部之间的最小距离。因此，能够单独地优化器件的阻挡和传导性能。
[0009]本实用新型公开了一种功率半导体器件，其包括:第一导电类型的基底层，具有第二导电类型的下部半导体层；有源区，包括:第二导电类型的本体区；第一导电类型的源极区，位于本体区中；发射极电极，电连接到所述源极区；从半导体衬底的顶部向下延伸的沟槽，含有屏蔽电极，所述屏蔽电极电连接到所述发射极电极；和栅极，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘；以及边缘终止区，与所述有源区邻接并且包括第二导电类型的终止掺杂区。
[0010]在一个实施例中，功率半导体器件进一步包括:第一导电类型的第一掺杂区，至少部分位于本体区之下且在至少部分基底层之上，并且其中沟槽延伸到基底层的深度比第一惨杂区深。
[0011]在另一个实施例中，所述第一掺杂区仅存在于单元区中而未存在于边缘终止区中。
[0012]在另一个实施例中，所述第一掺杂区在边缘终止区中延伸。
[0013]在另一个实施例中，终止掺杂区比所述第一掺杂区深。
[0014]在另一个实施例中，所述第一掺杂区比终止掺杂区深。
[0015]在另一个实施例中，所述终止掺杂区具有与本体区的深度相同的深度。
[0016]在另一个实施例中，所述终止掺杂区具有比本体区的深度更深且比所述沟槽的深度浅的深度。
[0017]在另一个实施例中，所述终止掺杂区具有比所述沟槽的深度更深的深度。
[0018]在另一个实施例中，所述终止掺杂区的掺杂水平和扩散深度在横向方向上变化。
[0019]在另一个实施例中，所述终止掺杂区具有两个或更多的不同深度的区段，其中所述终止掺杂区中的靠近所述有源区的区段具有比本体区的深度更深的深度。
[0020]在另一个实施例中，所述终止掺杂区包括曲率半径比终止掺杂区的深度大的侧壁部分。
[0021]在另一个实施例中，功率半导体器件还包括:具有第二导电类型的第二掺杂区，位于本体区的顶部上并且在横向上与源极区相邻或不相邻，并且连接到所述发射极电极。
[0022]在另一个实施例中，所述发射极电极嵌入在所述源极区中以形成槽式触点。
[0023]在另一个实施例中，所述半导体器件为垂直型功率器件并且包括位于基底层底部且与下部半导体层接触的集电极。
[0024]在另一个实施例中，所述功率半导体器件还包括:具有第一导电类型的第三掺杂区，位于充当漂移区的基底层与充当集电极区的下部半导体层之间。
【专利附图】
【附图说明】
[0025]附图被包括以提供对本实用新型的进一步理解，以及附图被结合在说明书中并且构成说明书的一部分。附图示出本实用新型的实施例，并且与描述一起用来解释本实用新型的原理。本实用新型的其他实施例以及许多预期优点将容易被认识到，因为通过参照下面的详细描述，它们变得更好理解。附图的元件不一定是相对于彼此按比例的。类似的附图标记表示对应的类似部分。
[0026]图1A为依据本实用新型的一个实施例的在漂移区上未包括较高第一类型掺杂区的功率MOS器件在本体区中的示意截面图，其中该功率MOS器件具有与屏蔽电极沟槽的方向平行的横向沟道区(形成在本体区中，在此邻接隔离层)并且该功率MOS器件的终止区含有与本体区相同深度的第二类型掺杂区。
[0027]图1B为依据本实用新型的一个实施例的在漂移区上包括较高第一类型掺杂区的功率MOS器件在本体区中的示意截面图，其中该功率MOS器件具有与屏蔽电极沟槽的方向垂直的横向沟道区并且该功率MOS器件的终止区含有与本体区相同深度的第二类型掺杂区。
[0028]图1C为依据本实用新型的一个实施例的在漂移区上包括较高第一类型掺杂区的功率MOS器件在本体区之间的区域中的示意截面图，其中该沟道区与屏蔽电极沟槽的方向垂直并且该功率MOS器件的终止区含有与本体区相同深度的第二类型掺杂区。
[0029]图1D为图图1C的功率MOS器件沿箭头I截取的示意截面图。
[0030]图2A为依据本实用新型的一个实施例的在漂移区上未包括较高第一类型掺杂区的功率MOS器件的示意截面图，其中与图1A的功率MOS器件相比，图2A的功率MOS器件的终止区含有比本体区更深的第二类型掺杂区。
[0031]图2B为依据本实用新型的一个实施例的在漂移区上包括较高第一类型掺杂区的功率MOS器件的示意截面图，其中与图1B的功率MOS器件相比，图2B的功率MOS器件的终止区含有比本体区更深的第二类型掺杂区。
[0032]图3为依据本实用新型的一个实施例的在漂移区上包括较高第一类型掺杂区的功率MOS器件的示意截面图，其中图3的功率MOS器件的终止区含有比屏蔽电极沟槽的深度更深的第二类型掺杂区。
[0033]图4为依据本实用新型的一个实施例的在漂移区上包括较高第一类型掺杂区的功率MOS器件的示意截面图，其中图4的功率MOS器件的终止区含有比第一类型掺杂区的深度更深但不比屏蔽电极沟槽的深度更深的第二类型掺杂区。
[0034]图5为依据本实用新型的一个实施例的在有源区中的漂移区上包括较高第一类型掺杂区的功率MOS器件的示意截面图，其中与图2B的功率MOS器件相比，在图5的功率MOS器件中，有源区中的本体区嵌入较高第一类型掺杂区而终止区中的第二类型掺杂区嵌入比第一类型掺杂区更低掺杂的漂移区。
[0035]图6为依据本实用新型的一个实施例的在漂移区上未包括较高第一类型掺杂区的功率MOS器件的示意截面图，其中与图2A的功率MOS器件相比，图6的功率MOS器件的终止区含有一个以上不同扩散深度的第二类型掺杂区，所述第二类型掺杂区中的至少一个比有源区中的本体区更深。
【具体实施方式】
[0036]在下面的详细描述中，参照了形成其一部分的附图，以及在附图中通过说明的方式示出其中可以实践本实用新型的特定实施例。应当理解，在不背离本实用新型的范围的情况下，可以利用其他实施例并且可以做出结构的或逻辑的改变。举例来说，作为一个实施例的一部分示出或描述的特征可以结合其他实施例来使用以产生又一实施例。本实用新型意图包括这样的修改和变型。实例是使用不应当被解释为限制所附权利要求书的范围的特定语言来描述的。附图不是按比例的，而是仅仅用于说明性目的。为了清楚起见，如果没有另作说明，则在不同附图中用相同的附图标记来表示相同的元件或制造过程。
[0037]如在说明书中所采用的，术语“电耦合”不限制是指元件必须直接耦合在一起。可选地，可以在“电耦合”的元件之间提供中间元件。作为一个实例，中间元件中的一部分、全部或者没有中间元件可以是可控的以在“电耦合”的元件之间提供低欧姆连接，并且在另一时间提供非低欧姆连接。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或高度掺杂的半导体的连接。
[0038]一些附图通过在掺杂类型旁边指示或“ + ”来指代相对掺杂浓度。举例来说，“n_”是指小于“η”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有与“η”掺杂区相比更大的掺杂浓度。具有相同的相对掺杂浓度的掺杂区可以具有或者可以不具有相同的绝对掺杂浓度。举例来说，两个不同的η+掺杂区可以具有不同的绝对掺杂浓度。这也适用于例如ιΓ掺杂和P+掺杂区。在下面描述的实施例中，所示的半导体区的导电类型被表示为η型或P型，更详细来说是η—型、η型、η+型、ρ—型、ρ型和ρ+型中的一个。在每个所示的实施例中，所示的半导体区的导电类型可以是相反的。换句话说，在下面描述的任一个实施例的替换实施例中，所示的P型区可以是η型，并且所示的η型区可以是ρ型。
[0039]诸如“第一”、“第二”等等之类的术语被用来描述各种结构、元件、区、段等等，并且不意图进行限制。类似的术语在整个描述中指代类似的元件。
[0040]术语“具有”、“包含”、“包括”、“包括”等等是开放性的，并且所述术语指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一个”、“一个”和“所述”意图包括复数以及单数，除非上下文明确地另有指示。
[0041]在后面的描述中使用的术语“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。这些结构要理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(S0S)、掺杂的和未掺杂的半导体、由基础半导体基部支持的娃的外延层、和其它半导体结构。半导体不一定是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施例，通常，碳化娃(SiC)或氮化镓(GaN)是半导体衬底材料的进一步的示例。
[0042]下面以MOS功率器件(例如η沟道IGBT)为例来详细描述本实用新型，其中本体区为P型而源极区为η型。然而，本实用新型可以通过互换η型和P型而容易地转移到P沟道 IGBT。
[0043]图1A为依据本实用新型的一个实施例的在漂移区30上未包括较高第一类型(例η型)掺杂区的功率MOS器件在本体区50中的示意截面图，其中该功率MOS器件100具有与屏蔽电极沟槽76的方向垂直的横向沟道区并且该功率MOS器件的终止区(在本示例中在图1A中的左侧部分)含有与本体区50相同深度的第二类型(例如ρ型)掺杂区52。
[0044]与图1A相比，图1B进一步包括在漂移区30上的较高第一类型掺杂区40。在本示例中，图1A和图1B的左侧部分为器件的边缘终止区或结终止区，而含有沟槽76的右侧部分为器件的有源区或单元区。如图1A和IB所示，边缘终止区或结终止区中的ρ型掺杂区52与有源区或单元区中的本体区50的深度相同，其中在ρ型掺杂区52的拐角(在图1A和IB中示为箭头Α)处将发生场聚集，所述场聚集尤其在图1B中由于η型掺杂区40的较高掺杂水平而被增强。根据一个实施例，P型掺杂区52 (或者终止掺杂区52)的深度可以例如大于、小于或等于较高第一类型掺杂区40的深度。
[0045]下面参照图1Β，详细解释该MOS功率器件的结构。如图1B所示，提供半导体基底层30，其可包括但不限于具有第一导电类型例如η型的硅。半导体基底层30可以例如是外延层或者衬底层。半导体基底层30可以具有第二导电类型例如ρ型的下半导体层20。下半导体层20也可以是衬底层或者可以植入在半导体基底层30中。本体区可以形成在基底层中或者在基底层上，如下面提及的。
[0046]在本示例中，ρ型下半导体层20为IGBT器件的集电极区并且n_型基底层30为IGBT器件的漂移区。在n_型漂移区30之上设置η型掺杂区40，进而在η型掺杂区40中设置P型本体区50，并且在ρ型本体区50中形成η+源区51以及与η+源区51相邻的可选的P+区(在图中未示出)。如图1B所示，IGBT是垂直IGBT器件，其中集电极(未示出)沉积在器件的底面即集电极区20上，而发射极电极(未示出)沉积在器件的顶面即η+源区51上。例如，通过诸如光亥IJ、蚀亥IJ、氧化以及注入等半导体工艺来形成上述的各个区。此外，在器件的顶面上设置栅极电极70，所述栅极电极70通过隔离层75而与ρ型本体区50和η型掺杂区40隔离，如图1C所示。
[0047]如图1B所示，在IGBT 100的单元区中还设置了从顶面延伸到漂移区30中的沟槽76，并且在沟槽76中设置了通过隔离层75而与栅极电极70隔离的且与发射极电极连接(在图中未示出)的屏蔽电极77。需要指出的是，沟槽76可以例如内衬有诸如氧化物等的介电层74。介电层74 (也称为沟槽绝缘结构)将屏蔽电极77与本体区50 (等)彼此绝缘并且将屏蔽电极77与η型掺杂区40和η_型漂移区30绝缘。进一步，隔离层75水平延伸、位于器件顶部上且将至少部分源区51、本体区50和η型掺杂区40与栅极电极70隔离。隔离层75例如可以是层间电介质层(ILD)。沟槽绝缘结构74例如可以包括场氧化物。
[0048]图1C为依据本实用新型的一个实施例的在漂移区30上包括较高第一类型掺杂区40的功率MOS器件100’在本体间区中的示意截面图，其中该沟道区与屏蔽电极沟槽76的方向平行并且该功率MOS器件的终止区含有与本体区相同深度的第二类型掺杂区52。与图1B示出本体区的截面情形相比，图1C示出了沟道区的截面情形。
[0049]图1D为图1C的功率MOS器件100’沿箭头I截取的示意截面图。如图1D所示，功率MOS器件100’是垂直IGBT器件，其中集电极10沉积在器件的底面即集电极区20上，而发射极电极90沉积在器件的顶面即η+源区51以及可选的P+区53上。然而，根据一个实施例，发射极电极90例如可以嵌入所述源极区中以形成槽式触点。例如，通过诸如光刻、蚀刻、氧化以及注入等半导体工艺来形成上述的各个区。此外，在器件的顶面上设置栅极电极70，所述栅极电极70通过隔离层75 (也称为栅极电介质)而与ρ型本体区50和η型掺杂区40隔离，如图1D所示。
[0050]在一个实施例中，发射极电极和集电极可以由作为主要成分的铝Al、铜Cu或铝或铜的合金(例如AlS1、AlCu或AlSiCu)构成或者包含作为主要成分的招Al、铜Cu或招或铜的合金(例如AlS1、AlCu或AlSiCu)。根据其它实施例，发射极电极和集电极可以包含作为主要成分的镍N1、钛T1、银Ag、金Au、钼Pt和/或钯Pd。例如，发射极电极和集电极可以包括两个或更多个子层，每个子层都包含了作为主要成分的N1、T1、Ag、Au、Pt、Pd和/或其合金中的一个或多个。在一个实施例中，栅极电极70与屏蔽电极77的材料可以是高导电材料，例如掺杂半导体材料，例如掺杂多晶硅。
[0051]图2A为依据本实用新型的一个实施例的在漂移区230上未包括较高第一类型(例η型)掺杂区的功率MOS器件200的示意截面图，其中与图1A的功率MOS器件100相比，图2Α的功率MOS器件200的终止区含有比本体区250更深的第二类型(例ρ型)掺杂区252。为了简洁清楚起见，在此省略了对与图1A中对应的部分的描述，其中单元区或有源区包括源区/发射极区251、本体区250、可选的η型掺杂区240以及η-型漂移区230，而终止区包括深扩散的P掺杂区252、可选的η型掺杂区240以及η-型漂移区230。
[0052]通过在无源的终止区(图2Α的左侧部分)中引入附加的深扩散P掺杂区252，改进了具有沟槽屏蔽电极的IGBT的击穿电压行为。需要注意的是，与图1A的功率MOS器件100相比，由于P型掺杂区252的较大曲率半径，功率MOS器件200减少了如箭头B所示的拐角处的场聚集，从而改善了器件性能。与图1A类似，图2Α也示出了本体区的截面情形，在此没有示出本体区间的截面情形。
[0053]与图2Α相比，图2Β进一步包括在漂移区230上的较高第一类型(例η型)掺杂区240并且类似地在图2Β的功率MOS器件200’的终止区中含有比本体区250更深的第二类型(例P型)掺杂区252。由此可见，掺杂浓度比漂移区的掺杂浓度高的η型掺杂区240是可选的而不是必需的。同样，由于P型掺杂区252的较大曲率半径，功率MOS器件200’减少了如箭头B所示的拐角处的场聚集，从而改善了器件200’的性能。类似地，图2Β也示出了本体区的截面情形，在此没有示出沟道区的截面情形。根据一个实施例，ρ型掺杂区252(或者终止掺杂区252)的深度可以例如大于、小于或等于较高第一类型掺杂区240的深度。
[0054]图3为依据本实用新型的一个实施例的在漂移区330上包括较高第一类型(例如η型)掺杂区340的功率MOS器件300的示意截面图，其中图3的功率MOS器件300的终止区含有比屏蔽电极沟槽376的深度更深的第二类型(例如ρ型)掺杂区352。为了简洁清楚起见，在此省略了对与图2Β中对应的部分的描述，其中单元区或有源区包括源区/发射极区351、本体区350、可选的η型掺杂区340以及η-型漂移区330，而终止区包括深扩散的ρ掺杂区352、可选的η型掺杂区340以及η-型漂移区330。在本示例中，图3的功率MOS器件300ρ型掺杂区352的扩散深度比图2Β的功率MOS器件200’的ρ型掺杂区252的扩散深度更深，且比屏蔽电极沟槽376的深度更深。
[0055]在进一步的实施例中，如图4所示，图4的功率MOS器件400的终止区含有比有源区中的η掺杂区440的深度更深但是没有比屏蔽电极沟槽476的深度深的ρ掺杂区452。为了简洁清楚起见，在此省略了对与图3中对应的部分的描述，其中单元区或有源区包括源区/发射极区451、本体区450、可选的η型掺杂区440以及η-型漂移区430，而终止区包括深扩散的P掺杂区452、可选的η型掺杂区440以及η-型漂移区430。
[0056]在进一步的实施例中，如图5所示，单元区或有源区包括源区/发射极区551、本体区550、可选的η型掺杂区540以及η-型漂移区530，而终止区包括深扩散的ρ掺杂区552以及η-型漂移区530。也就是说，与图2Β的功率MOS器件相比，在图5的功率MOS器件500中，有源区中的本体区550嵌入较高第一类型即η型掺杂区540而终止区中的第二类型即P型掺杂区552嵌入比η型掺杂区540更低掺杂的漂移区530中。这将对传导损耗具有积极的影响而不损害终止区中的击穿电压。注意的是，根据一个实施例，η型掺杂区540也可以在终止区中延伸。
[0057]图6为依据本实用新型的一个实施例的在漂移区上未包括较高第一类型(例如η型)掺杂区的功率MOS器件600的示意截面图，其中与图2Α的功率MOS器件200相比，图6的功率MOS器件600的终止区含有一个以上(在本示例中为两个)不同扩散深度的第二类型(例如P型)掺杂区652、653，其中优选地，靠近有源区的ρ型掺杂区652比有源区中的本体区650更深。另外，所述一个以上ρ型掺杂区652、653可以但不必相互连接。
[0058]如图6所示，在ρ型掺杂区652的拐角B处，由于较大的曲率半径，此处的场聚集得到减少。同时，由于内部P型掺杂区652的保护，外部P型掺杂区653的拐角A处的场聚集也得以减少。需要注意的是，不同扩散深度的第二类型掺杂区652、653的数量和深度可以根据不同应用而不同，例如包括两个、三个、四个或更多的掺杂区652、653。
[0059]注意的是，“终止区”也可以称为“结终止区”或“边缘终止区”。在进一步的实施例中，这个深扩散的结终止区是所谓的VLD (横向掺杂变化)结终止区，由此所得到的充当结终止区的P型区的穿透深度在横向方向上即在P型本体区与芯片边缘之间降低。
[0060]在进一步的实施例中，在结终止区中的IGBT的背部发射极的掺杂水平低于器件的单元区中的掺杂浓度。这导致在结终止区中的降低的部分晶体管增益，这是非常高效的改进器件的静态和动态阻断行为的措施，尤其是因为P发射极与P掺杂结终止区之间的较小距离。可替换地或附加地，场停止区能够实施在结终止区中，或者如果场停止区实施在单元区中，结终止区中的场停止区的掺杂浓度高于单元区中的掺杂浓度。对于不需要IGBT的反向阻断能力的情况而言，还可能省略结终止区中的P发射极以避免这个区中的晶体管动作。可替换地或补充地，自由电荷载流子的载流子寿命在结终止区中能够被减小，例如通过重金属的局部内扩散或者通过用高能粒子比如例如质子、氦离子(优先从晶片背部)或电子进行照射而实现。
[0061]虽然上文以IGBT的实施例对本实用新型进行了描述，但是本实用新型同样也可应用于其它类型的功率器件诸如M0SFET，不同之处在于下部半导体层也是第一导电类型的。
[0062]此外，根据本实用新型的各个实施例的器件可以包括:进一步的η型掺杂区(图中未示出)，位于充当漂移区的基底层30、230、330、430、530、630与充当集电极区的下部半导体层 20、220、320、420、520、620 之间。
[0063]尽管参照各个附图，各个区域的典型形状是条状的，但也可以是包围的设计，或者是正方形、矩形、环形或其组合。
[0064]要理解，在这里描述的各种实施例的特征可以被相互组合，除非具体地另有指出。
[0065]虽然已经在这里示意并且描述了具体实施例，但是本领域普通技术人员将会理解，在不偏离本实用新型的范围的情况下，各种可替代的和/或等价的实现可以代替所示出和描述的具体实施例。该申请旨在覆盖在这里讨论的具体实施例的任何修改或者变化。因此，本实用新型旨在仅由权利要求及其等价物限制。
【权利要求】
1.一种功率半导体器件(100)，其特征在于所述功率半导体器件包括: 第一导电类型的基底层(30)，具有第二导电类型的下部半导体层(20)； 有源区，包括: 第二导电类型的本体区(50)； 第一导电类型的源极区(51)，位于本体区(50)中； 发射极电极，电连接到所述源极区(51)； 从半导体衬底的顶部向下延伸的沟槽(76)，含有屏蔽电极(77)，所述屏蔽电极(77)电连接到所述发射极电极；和 栅极(70)，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘；以及 边缘终止区，与所述有源区邻接并且包括第二导电类型的终止掺杂区(52)。
2.如权利要求1所述的功率半导体器件，其特征在于进一步包括:第一导电类型的第一掺杂区(40)，至少部分位于本体区(50)之下且在至少部分基底层(30)之上，并且其中沟槽(76 )延伸到基底层(30 )的深度比第一掺杂区(40 )深。
3.如权利要求2所述的功率半导体器件，其特征在于，所述第一掺杂区(40)仅存在于单元区中而未存在于边缘终止区中。
4.如权利要求2所述的功率半导体器件，其特征在于，所述第一掺杂区(40)在边缘终止区中延伸。
5.如权利要求2所述的功率半导体器件，其特征在于，终止掺杂区(52)比所述第一掺杂区(40)深。
6.如权利要求2所述的功率半导体器件，其特征在于，所述第一掺杂区(40)比终止掺杂区(52 )深。
7.如权利要求1所述的功率半导体器件，其特征在于，所述终止掺杂区(52)具有与本体区(50)的深度相同的深度。
8.如权利要求1所述的功率半导体器件，其特征在于，所述终止掺杂区(52)具有比本体区(50)的深度更深且比所述沟槽(76)的深度浅的深度。
9.如权利要求1所述的功率半导体器件，其特征在于，所述终止掺杂区(52)具有比所述沟槽(76)的深度更深的深度。
10.如权利要求1所述的功率半导体器件，其特征在于，所述终止掺杂区(52)的掺杂水平和扩散深度在横向方向上变化。
11.如权利要求10所述的功率半导体器件，其特征在于，所述终止掺杂区(52)具有两个或更多的不同深度的区段(652，653)，其中所述终止掺杂区(52)中的靠近所述有源区的区段(652)具有比本体区(50)的深度更深的深度。
12.如权利要求1所述的功率半导体器件，其特征在于，所述终止掺杂区(52)包括曲率半径(A，B)比终止掺杂区(52)的深度大的侧壁部分。
13.如权利要求1所述的功率半导体器件，其特征在于还包括:具有第二导电类型的第二掺杂区，位于本体区的顶部上并且在横向上与源极区(51)相邻或不相邻，并且电连接到所述发射极电极。
14.如权利要求1所述的功率半导体器件，其特征在于，所述发射极电极嵌入在所述源极区中以形成槽式触点。
15.如权利要求1所述的功率半导体器件，其特征在于，所述半导体器件为垂直型功率器件并且包括位于基底层底部且与下部半导体层接触的集电极。
16.如权利要求1到13中任一项所述的功率半导体器件，其特征在于，所述功率半导体器件还包括:具有第一导电类型的第三掺杂区，位于充当漂移区的基底层与充当集电极区的下部半导体层之间。
【文档编号】H01L29/739GK204011432SQ201420301639
【公开日】2014年12月10日 申请日期:2014年6月9日 优先权日:2014年6月9日
【发明者】H-J.舒尔策, F.普菲尔施, H.许斯肯 申请人:英飞凌科技股份有限公司