一种基于腔体技术多芯片叠加封装装置制造方法
【专利摘要】本实用新型公开了一种基于腔体技术多芯片叠加封装装置，包括基板、第一芯片及多个第二芯片，基板上表面形成有上端敞口的腔体，第一芯片设置于所述腔体内并与基板电连接，多个第二芯片堆叠到基板的上表面上，各第二芯片设有焊盘，与基板邻接的第二芯片一端伸入所述第一芯片正上方区域。该结构节约了封装内部的空间，有效降低了封装内部芯片叠加之后的厚度，降低了封装装置的整体厚度，同时在同一种封装装置条件下最大可能增加叠加芯片数量，增加封装装置的集成度，同时优化了因第一芯片放置在最上层第二芯片上方带来的不稳定工艺制程，避免塑封料外部露出第一芯片及第一芯片上的导电构件，提高封装良率，降低封装成本。
【专利说明】一种基于腔体技术多芯片叠加封装装置
【技术领域】
[0001]本实用新型涉及半导体封装体，特别是一种基于腔体技术多芯片叠加封装装置。
【背景技术】
[0002]随着科技的发展，电子类产品如手机，平板，智能手表等都日趋多功能化、小型化、薄型化，这就要求这些产品内部芯片的封装做的更小、更薄，且可存储更大的数据量。由于芯片制造工艺限制以及芯片尺寸趋向小型化的要求，单颗芯片的容量仍有限，一般从4GB至16GB。如果存储装置需求64GB的容量，则需要至少4颗存储芯片，因此，半导体封装结构已多芯片封装为趋势，将两个或两个以上的半导体芯片组合在单一封装结构中，减少整体电路体积，并提闻存储容量。
[0003]传统的多芯片封装结构采用并排式多芯片封装结构，即将两个或两个以上的芯片并排安装在同一基板上，由于所述基板会随着芯片数目的增加而加大，其存在封装体积较大的缺点。
[0004]为解决上述问题，现已发展出使用多个芯片堆叠的方式来达到三度空间的封装，现有技术中主要有以下四种多芯片堆叠封装结构。
[0005]图1是一种多芯片阶梯式叠加封装装置，其包括一基板10’、多个存储芯片11’及一控制芯片12’，各存储芯片11’、控制芯片12’、基板10’均设有焊盘，所述相邻存储芯片11’之间、所述各存储芯片11’与基板10’之间连接有金线13’，所述多个存储芯片11’呈阶梯状堆叠在基板10’上，并露出各存储芯片11’的焊盘，各存储芯片11’朝同一方向键合金线13’，控制芯片12’设置在最上层存储芯片11’上，且位于存储芯片11’键合金线13’方向的另一侧。该结构芯片叠加后的高度高，按成熟工艺、高良率、及低成本设计，采用存储芯片11’为0.1mm厚度，控制芯片12’为0.1mm厚度，五颗芯片叠加后的总厚度(包括芯片之间的粘接胶层)约为0.625mm，控制芯片12’上方设有金线13’，该金线13’高出控制芯片12’约为0.1_，总厚度约0.725_，多数塑封料空间的高度0.8mm以内，由此封装完之后的封装装置常出现金线13’露出塑封料，甚至控制芯片12’露出塑封料，同时控制芯片12’的金线13’容易被冲弯导致与旁边金线13’短路；由于各存储芯片11’沿同一方向阶梯式叠力口，芯片叠加后占用的面积大；阶梯方向长度多出约0.8^1.5mm。控制芯片12’放置于最上层存储芯片11’上方，由于各存储芯片11’叠加之后的高度约0.5mm，控制芯片12’的焊盘离基板10’上的焊盘一般间距为0.5mm以上，控制芯片12’应该放置在最上层存储芯片11’的边缘，在模流冲入时容易将存储芯片11’突出部分冲翘起，造成芯片的裂开，同时控制芯片12’放置在最上层存储芯片11’突出部分，在粘接控制芯片12’时容易对最上层存储芯片11’造成裂开伤害。
[0006]图2是一种多芯片交错式叠加封装装置，其包括基板10’、控制芯片12’及多个存储芯片11’，各存储芯片11’、控制芯片12’、基板10’均设有焊盘，所述各存储芯片11’与基板10’之间连接有金线13’，所述多个存储芯片11’交错堆叠在基板10’上，并露出各存储芯片11’的焊盘，相邻两个存储芯片11’朝相反方向键合金线13’，控制芯片12’设置在最上层存储芯片11’上，并位于最上层存储芯片11’的一侧。该结构芯片置加后的闻度闻，控制芯片12’的金线13’高度高，容易造成控制芯片12’及其金线13’露出塑封料，同时控制芯片12’的金线13’容易被冲弯导致与旁边金线13’短路。
[0007]图3是另一种多芯片阶梯式叠加封装装置，其与图1所示结构不同之处在于，控制芯片12’设置在基板10’上，且位于存储芯片11’键合金线13’方向的另一侧。该结构芯片叠加后占用面积大，阶梯方向长度多出约0.Cl.5mm，且控制芯片12’与各存储芯片11’之间的塑封料部分通常会残留空隙，容易造成封装装置的可靠性低，存储芯片11’突出部分容易在模流进入时被冲翘，造成芯片的裂开。
[0008]图4是另一种多芯片交错式叠加封装装置，其与图1所示结构不同之处在于，控制芯片12’设置在基板10’上，且位于最下层存储芯片11’的一侧。该结构基板10’占用面积大，至少多出一个控制芯片12’的面积，不符合产品小型化的要求。
实用新型内容
[0009]为了克服现有技术的不足，本实用新型提供一种基于腔体技术多芯片叠加封装装置，其可降低封装体积，降低封装工艺难度，并提高封装良率。
[0010]本实用新型解决其技术问题所采用的技术方案是:
[0011]一种基于腔体技术多芯片叠加封装装置，包括:
[0012]基板，其上表面形成有上端敞口的腔体；
[0013]第一芯片，设置于所述腔体内，其与所述基板电连接；及
[0014]多个第二芯片，堆叠到所述基板的上表面上，各该第二芯片设有焊盘，与基板邻接的第二芯片一端伸入所述第一芯片正上方区域。
[0015]作为上述技术方案的改进，所述多个第二芯片呈阶梯状依次堆叠在所述基板上，并显露出各该第二芯片的焊盘。
[0016]进一步，所述各第二芯片和基板之间通过第一导电构件电连接。
[0017]进一步，所述相邻第二芯片之间通过第二导电构件电连接。
[0018]进一步，所述多个第二芯片交错地堆叠在所述基板上，且各该第二芯片的焊盘突出于其邻接的第二芯片。
[0019]进一步，所述各第二芯片与基板之间通过第一导电构件电连接。
[0020]进一步，所述第一芯片设有焊盘，第一芯片与基板之间通过第三导电构件电连接，第三导电构件位于所述腔体内。
[0021]进一步，所述第一芯片的焊盘离与其邻接的第二芯片的同侧边缘的距离为0.05?Imm0
[0022]进一步，所述第一芯片的边侧与腔体内壁之间填充有封装胶。
[0023]进一步，所述第一芯片为控制芯片，所述第二芯片为存储芯片。
[0024]本实用新型的有益效果是:本实用新型通过将第一芯片设置在基板上的腔体内，并将与基板邻接的第二芯片一端伸入所述第一芯片正上方区域，节约了封装内部的空间，有效降低了封装内部芯片叠加之后的厚度，降低了封装装置的整体厚度，同时在同一种封装装置条件下最大可能增加叠加芯片数量，增加封装装置的集成度，在同一封装装置条件下也可以通过增加第二芯片的厚度来降低第二芯片被模流冲裂的风险；同时优化了因第一芯片放置在最上层第二芯片上方带来的不稳定工艺制程，避免塑封料外部露出第一芯片及第一芯片上用于与基板电连接的导电构件，以及避免因第一芯片放置在基板上造成第一芯片与各第二芯片之间的塑封料残留空隙，提高封装良率，降低封装成本。
【专利附图】
【附图说明】
[0025]下面结合附图和实施例对本实用新型进一步说明。
[0026]图1是现有技术中的一种多芯片阶梯式叠加封装装置的结构示意图；
[0027]图2是现有技术中的一种多芯片交错式叠加封装装置的结构示意图；
[0028]图3是现有技术中的另一种多芯片阶梯式叠加封装装置的结构示意图；
[0029]图4是现有技术中的另一种多芯片交错式叠加封装装置的结构示意图；
[0030]图5是本实用新型实施例1的结构示意图；
[0031]图6是本实用新型实施例2的结构示意图。
【具体实施方式】
[0032]参照图5和图6，本实用新型的一种基于腔体技术多芯片叠加封装装置，包括基板
1、第一芯片2及多个第二芯片3，优选地，所述第一芯片2为控制芯片，所述第二芯片3为存储芯片。所述基板I内部包含电路分布线路，所述多个第二芯片3堆叠到所述基板I的上表面上，各该第二芯片3设有焊盘。所述多个第二芯片3的堆叠方式可以采用阶梯式叠加或交错式叠加。在此，所述第二芯片3与基板I之间的电连接方式可以为所述各第二芯片3和基板I之间通过第一导电构件41电连接，也可以为所述相邻第二芯片3之间通过第二导电构件42电连接，且与基板I邻接的第二芯片3与基板I之间通过导电构件电连接，还可以为所述各第二芯片3和基板I之间通过第一导电构件41电连接，且所述相邻第二芯片3之间通过第二导电构件42电连接。上述三种电连接方式客户可以根据具体情况而选取。所述第一导电构件41、第二导电构件42、导电构件优先采用金线。
[0033]所述基板I上表面形成有上端敞口的腔体11，所述第一芯片2设置于该腔体11内，并与所述基板I电连接，与基板I邻接的第二芯片3 —端伸入所述第一芯片2正上方区域。为了方便第一芯片2与基板I电连接，所述第一芯片2设有焊盘，第一芯片2与基板I之间通过第三导电构件43电连接，第三导电构件43位于所述腔体11内。第三导电构件43优先采用金线，为了使与第一芯片2邻接的第二芯片3不会挡到第一芯片2的焊盘正上方的区域，以供第一芯片2的焊盘经由第三导电构件43电连接到基板I上，所述第一芯片2的焊盘离与其邻接的第二芯片3的同侧边缘的距离为0.05?lmm。考虑到焊盘等具体一定的面积，本说明书中若无其他特别指明，所指的距离均指两者之间的最短距离。为了避免第三导电构件43被第一芯片2上方的第二芯片3阻挡，所述第三导电构件43的最高点低于与第一芯片2邻接的第二芯片3的上端面。为了更加完全地固定第一芯片2，提高封装装置的可靠性，所述第一芯片2的边侧与腔体11内壁之间填充有封装胶5，所述封装胶5优选为固化胶。
[0034]本实用新型通过将第一芯片2设置在基板I上的腔体11内，并将与基板I邻接的第二芯片3 —端伸入所述第一芯片2正上方区域，节约了封装内部的空间，有效降低了封装内部芯片叠加之后的厚度，降低了封装装置的整体厚度，同时在同一种封装装置条件下最大可能增加叠加芯片数量，增加封装装置的集成度，在同一封装装置条件下也可以通过增加第二芯片3的厚度来降低第二芯片3被模流冲裂的风险；同时优化了因第一芯片2放置在最上层第二芯片3上方带来的不稳定工艺制程，避免塑封料外部露出第一芯片2及第一芯片2上用于与基板I电连接的的导电构件，以及避免因第一芯片2放置在基板I上造成第一芯片2与各第二芯片3之间的塑封料残留空隙，提高封装良率，降低封装成本。
[0035]实施例1
[0036]参照图5，本实用新型的一种基于腔体技术多芯片叠加封装装置，包括基板1、第一芯片2及多个第二芯片3，所述第一芯片2为控制芯片，所述第二芯片3为存储芯片。基板I的上表面设有上端敞口的腔体11，第一芯片2放置在该腔体11内，多个第二芯片3呈阶梯状依次堆叠在所述基板I上，并显露出各第二芯片3的焊盘，从而形成阶梯式叠加封装结构，相邻第二芯片3之间、各第二芯片3与基板I之间设有金线，各第二芯片3朝同一方向键合金线，所述第一芯片2位于第二芯片3键合金线方向的另一侧，各第二芯片3之间包含粘接胶层(图未示)，厚度约为0.02mm。
[0037]所述第一芯片2粘接在所述腔体11内，第一芯片2设有焊盘且该焊盘经由金线电连接到基板I上，该第一芯片2的金线键合在腔体11内，第一芯片2的金线键合方向与第二芯片3的金线键合方向相反，所述第一芯片2的金线的最高点低于与第一芯片2邻接的第二芯片3的上端面。所述腔体11的深度为第一芯片2与第一芯片2的粘接胶层的厚度和，所述腔体11的尺寸以每边多出第一芯片2长度来计算，对应第一芯片2设有第三导电构件43即键合有金线的一边方向上，腔体11多出的长度为0.2mm以上，对应第一芯片2的其余三个边方向，腔体11则每边多出的长度为0.1mm以上。在所述第一芯片2粘接在腔体11内并完成键合金线后，采用固化胶将第一芯片2边侧与腔体11内壁之间的空隙填满，使固化胶的上端面与第一芯片2的上端面平齐，以更加完全的固定第一芯片2及填充腔体11与第一芯片2之间的空隙。为了避免下方芯片的焊盘的正上方的区域被上方芯片遮挡，以方便键合金线，所述第一芯片2的焊盘离与其邻接的第二芯片3的同侧边缘的距离为0.05^1mm,所述相邻两个第二芯片3中下层第二芯片3的焊盘离上层第二芯片3的同侧边缘的距离为0.06^0.5mm。
[0038]实施例2
[0039]参照图6，本实用新型的一种基于腔体技术多芯片叠加封装装置，其与实施例5的不同之处在于，多个第二芯片3交错地堆叠在所述基板I上，且各该第二芯片3的焊盘突出于其邻接的第二芯片3，从而形成交错式叠加封装结构，各第二芯片3与基板I之间设有金线，第一芯片2与基板I之间设有金线，相邻第二芯片3朝相反方向键合金线，第一芯片2位于与其邻接的第二芯片3键合金线方向的另一侧，且第一芯片2键合金线的方向与该邻接的第二芯片3键合金线的方向相反。所述相邻两个第二芯片3中下层第二芯片3的焊盘离上层第二芯片3的同侧边缘的距离为0.05、.5mm。
[0040]本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了相互排斥的特征和/或步骤以外，均可以以任何方式组合，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换，即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个实施例而已。
[0041]以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种基于腔体技术多芯片叠加封装装置，其特征在于，包括: 基板(1)，其上表面形成有上端敞口的腔体(11)； 第一芯片(2)，设置于所述腔体(11)内，其与所述基板(I)电连接；及 多个第二芯片(3)，堆叠到所述基板(I)的上表面上，各该第二芯片(3)设有焊盘，与基板(I)邻接的第二芯片(3) —端伸入所述第一芯片(2)正上方区域。
2.根据权利要求1所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述多个第二芯片(3)呈阶梯状依次堆叠在所述基板(I)上，并显露出各该第二芯片(3)的焊盘。
3.根据权利要求2所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述各第二芯片(3 )和基板(I)之间通过第一导电构件(41)电连接。
4.根据权利要求2或3所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述相邻第二芯片(3)之间通过第二导电构件(42)电连接。
5.根据权利要求1所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述多个第二芯片(3 )交错地堆叠在所述基板(I)上，且各该第二芯片(3 )的焊盘突出于其邻接的第二芯片(3)。
6.根据权利要求5所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述各第二芯片(3 )与基板(I)之间通过第一导电构件(41)电连接。
7.根据权利要求1所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述第一芯片(2)设有焊盘，第一芯片(2)与基板(I)之间通过第三导电构件(43)电连接，第三导电构件(43)位于所述腔体(11)内。
8.根据权利要求7所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述第一芯片(2)的焊盘离与其邻接的第二芯片(3)的同侧边缘的距离为0.05?lmm。
9.根据权利要求1所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述第一芯片(2)的边侧与腔体(11)内壁之间填充有封装胶(5)。
10.根据权利要求1所述的一种基于腔体技术多芯片叠加封装装置，其特征在于:所述第一芯片(2)为控制芯片，所述第二芯片(3)为存储芯片。
【文档编号】H01L23/488GK204102862SQ201420433174
【公开日】2015年1月14日 申请日期:2014年8月1日 优先权日:2014年8月1日
【发明者】袁正红, 蒋学东, 毛忠宇 申请人:深圳市兴森快捷电路科技股份有限公司, 广州兴森快捷电路科技有限公司, 宜兴硅谷电子科技有限公司