技术领域本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
背景技术：
在半导体技术领域中，神经元器件是解决芯片中元件密度增加的问题的一个可选方案。在神经元器件中，通过电路实现组成人类的大脑、眼睛和类似物的神经单元(nervecell)的功能。特别地，神经元器件分别加权多个输入信号，并在该经加权的信号的相加结果达到预定值时输出预定的信号。这样的神经元器件包括加权装置，其用于加权多个输入信号，以及神经元晶体管，在其中当施加到由多个输入电极组成的栅极的输入电压的和达到预定值时，源极和漏极之间导通。该加权装置对应神经单元的神经键，其由例如晶体管和场效应晶体管组成。该神经元晶体管对应于神经单元的单元主体。随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管(NeuronMOSFET，简写为neuMOS或vMOS)作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
技术实现要素：
本发明提出一种半导体器件及其制造方法和电子装置，可以。本发明的一个实施例提供一种半导体器件，其包括半导体衬底、位于所述半导体衬底上的浅沟槽隔离、位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层、位于相邻的所述浅沟槽隔离之间且位于所述介电层的上方的悬空的纳米线，还包括环绕所述纳米线且邻近所述浅沟槽隔离的源极和漏极、以及位于所述源极与所述漏极之间且环绕所述纳米线的至少3个栅极，其中，所述栅极与所述纳米线之间设置有电势调节层。示例性地，所述电势调节层由内向外包括第一高k介电层、多晶硅层和第二高k介电层。示例性地，所述第一高k介电层的厚度为1～3nm，所述多晶硅层的厚度为2～10nm，所述第二高k介电层的厚度为1～3nm。示例性地，所述栅极的材料包括金属，和/或，所述源极和所述漏极的材料包括金属。示例性地，所述纳米线的材料包括锗、三族元素或五族元素。本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的纳米线以及位于所述纳米线下方的介电层；步骤S102：在所述纳米线的外围以及所述介电层上形成电势调节层；步骤S103：形成位于相邻的所述浅沟槽隔离之间且环绕所述纳米线的至少3个栅极；步骤S104：去除所述电势调节层位于所述至少3个栅极所在区域之外的部分；步骤S105：在所述至少3个栅极的整体的两侧形成环绕所述纳米线的源极和漏极。示例性地，所述步骤S101包括：步骤S1011：提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽；步骤S1012：在所述Σ型沟槽内形成锗硅层；步骤S1013：去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述锗硅层的周围形成凹槽；步骤S1014：通过氧化工艺在所述锗硅层的外围形成氧化硅层，对所述锗硅层进行压缩以形成经压缩的锗硅层；步骤S1015：去除所述氧化硅层，对所述经压缩的锗硅层进行退火以形成纳米线；步骤S1016：在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。示例性地，所述步骤S102包括：沉积第一高k介电层；在所述第一高k介电层之上沉积多晶硅层；在所述多晶硅层之上沉积第二高k介电层。示例性地，所述步骤S103包括：步骤S1031：在所述纳米线的外围沉积金属层；步骤S1032：对所述金属层进行刻蚀以形成位于相邻的所述浅沟槽隔离之间且环绕所述纳米线的至少3个栅极。本发明的再一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括：半导体衬底、位于所述半导体衬底上的浅沟槽隔离、位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层、位于相邻的所述浅沟槽隔离之间且位于所述介电层的上方的悬空的纳米线，还包括环绕所述纳米线且邻近所述浅沟槽隔离的源极和漏极、以及位于所述源极与所述漏极之间且环绕所述纳米线的至少3个栅极，其中，所述栅极与所述纳米线之间设置有电势调节层。本发明的半导体器件由于具有位于源极和漏极之间且环绕纳米线的多个栅极，因而可以解决集成电路中的晶体管数目及互连线增多所带来的问题。本发明的半导体器件的制造方法用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，由于包括上述的半导体器件，因而同样具有上述优点。附图说明本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：图1为本发明的一个实施例的一种半导体器件的结构的示意图；图2A、图2B、图2C、图2D和图2E为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图；图3A、图3B、图3C、图3D、图3E、图3F和图3G为本发明的另一个实施例的一种半导体器件的制造方法中步骤A1的一种示例性方法的相关步骤形成的示意图；图4为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的注入区可导致该注入区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。下面，参照图1来描述本发明的一个实施例提出的一种半导体器件的结构。图1为本发明的一个实施例的一种半导体器件的结构的示意图，其中，上图为立体图，下图中左图为沿立体图中BB’的剖视图，下图中右图为沿立体图中AA’的剖视图。本发明实施例的半导体器件包括神经元纳米线器件，并且，除图1所示的神经元纳米器件结构之外，本发明实施例的半导体器件还可以包括其他组件，在此并不进行限定。如图1所示，本发明实施例的半导体器件包括半导体衬底100，位于半导体衬底100上的浅沟槽隔离(STI)1001，位于半导体衬底100上且位于相邻的浅沟槽隔离1001之间的介电层1002，位于相邻的浅沟槽隔离1001之间且位于介电层1002上方的悬空的纳米线101，环绕纳米线101且邻近浅沟槽隔离1001的源极1041和漏极1042，位于源极1041和漏极1042之间且环绕纳米线101的至少3个栅极103，其中，栅极103与纳米线101之间设置有电势调节层102。示例性地，电势调节层102由内向外包括高k介电层1021、多晶硅层1022和高k介电层1023，如图1所示。示例性地，高k介电层1021的厚度为1～3nm，多晶硅层1022的厚度为2～10nm，高k介电层1023的厚度为1～3nm。在本实施例的半导体器件中，源极1041与漏极1042之间的区域构成沟道区。沟道区的电势可以通过改变电势调节层102的状态来调节。此外，在本实施例的半导体器件中，栅极103与介电层1002之间也可以设置有电势调节层102，如图1所示。示例性地，硅纳米线101为N型。所述纳米线的材料可以为锗、或三族元素，或五族元素。介电层1002的材料可以为氧化硅或其他合适的材料。示例性地，源极1041连接GND，漏极1042连接Vdd。在本实施例中，该至少3个栅极103以及相应的源极1041和漏极1041构成一个神经元纳米线器件，该至少3个栅极103可以统计称作栅极结构，每个栅极103分别连接相应的输入电压。假定该至少3个栅极103的数量为k(k为大于等于3的整数)，则第一个栅极103连接输入电压Vg1，第二个栅极103连接输入电压Vg2……第k个栅极103连接输入电压Vgk。其中，Vg1至Vgk的加权值决定着源极1041和漏极1042之间的导通与否，当加权值大于等于开启电压时，源极1041和漏极1042之间导通。本发明的半导体器件，由于具有位于源极和漏极之间且环绕纳米线的多个栅极，因而可以解决集成电路中的晶体管数目及互连线增多所带来的问题。下面，参照图2A至图2E、图3A至图3G以及图4来描述本发明的另一个实施例提出的一种半导体器件的制造方法，该方法用于制造上述实施例的半导体器件。其中，图2A至图2E为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图；图3A至图3G为本发明的另一个实施例的一种半导体器件的制造方法中步骤A1的一种示例性方法的相关步骤形成的示意图；图4为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。本发明实施例的半导体器件的制造方法，包括如下步骤：步骤A1：提供半导体衬底100，在半导体衬底100上形成浅沟槽隔离(STI)1001、位于相邻的浅沟槽隔离1001之间的悬空的纳米线101以及位于纳米线101下方的介电层1002，如图2A所示。在图2A中，左图为立体图，右图为沿立体图中AA’的剖视图。其中，介电层1002的材料可以为氧化硅或其他合适的材料。纳米线101的材料可以包括锗、或三族元素、或五族元素。在一个实例中，步骤A1包括可以通过如下步骤实现：步骤A101：提供半导体衬底100，在半导体衬底100上形成浅沟槽隔离(STI)1001，在半导体衬底100上形成硬掩膜层600，利用硬掩膜层600对半导体衬底100进行刻蚀以形成Σ型沟槽6001，如图3A所示。其中，硬掩膜层600的材料可以为氮化硅或其他合适的材料。刻蚀以形成Σ型沟槽6001的方法，可以采用现有的各种可行的方法。在图3A所示的结构中，Σ型沟槽6001在垂直于纸面的方向的两端分别与浅沟槽隔离(图中未示出)相连。步骤A102：在Σ型沟槽6001内形成锗硅层6002，如图3B所示。其中，形成锗硅层6002的方法可以为外延生长法或其他合适的方法。步骤A103：去除硬掩膜层600，刻蚀去除半导体衬底100位于锗硅层6002周围的部分。经过刻蚀，在锗硅层6002的周围形成凹槽6003，如图3C所示。其中，去除硬掩膜层600的方法可以为刻蚀法或其他合适的方法。刻蚀去除半导体衬底100位于锗硅层6002周围的部分的方法，可以为干法刻蚀、湿法刻蚀或其他合适的方法。步骤A104：通过氧化在锗硅层6002的外围形成氧化硅层6003，对锗硅层6002进行压缩处理从而形成经压缩的锗硅层6002’，如图3D所示。其中，在本步骤中在凹槽6003的内壁上也会形成氧化硅层6003，如图3D所示。步骤A105：去除氧化硅层6003，如图3E所示。其中，去除氧化硅层6003的方法可以为刻蚀法或其他合适的方法。步骤A106：对该经压缩的锗硅层6002’进行退火以形成纳米线101，如图3F所示。其中，该退火可以为快速热退火等各种可行的工艺。步骤A107：在半导体衬底100上形成位于相邻的浅沟槽隔离(STI)1001之间的介电层1002，如图3G所示。示例性地，介电层1002的材料为氧化硅。形成介电层1002的方法可以包括：进行氧化处理以形成介电层1002，然后进行湿法清洗。其中，图3G的左图与图3A至图3F一致，为沿Y方向的剖视图；而图3G的右图则为沿X方向的剖视图。通过上述步骤A101至步骤A107，可以完成本实施例的半导体器件的制造方法的步骤A1。当然，步骤A1也可以其他可行的方案实现，在此并不进行限定。步骤A2：在纳米线101的外围以及介电层1002上形成电势调节层102，如图2B所示。在图2B中，左图为立体图，右图为沿立体图中AA’的剖视图。示例性地，电势调节层102在纳米线101的外围由内向外包括高k介电层1021、多晶硅层1022和高k介电层1023，如图2B所示。相应地，电势调节层102在介电层1002上自下而上包括高k介电层1021、多晶硅层1022和高k介电层1023，如图2B所示。示例性地，形成电势调节层102的方法可以包括：先沉积高k介电层1021；在所述高k介电层之上沉积多晶硅层1022；在所述多晶硅层之上沉积高k介电层1023。在形成电势调节层102的过程中，所采用的沉积方法可以为ALD或CVD以及其他合适的方法。示例性地，高k介电层1021的厚度为1～3nm，多晶硅层1022的厚度为2～10nm，高k介电层1023的厚度为1～3nm。步骤A3：形成位于相邻的浅沟槽隔离1001之间且环绕纳米线101的至少3个栅极103，如图2C所示。在图2C中，左图为立体图，右图为沿立体图中AA’的剖视图。显然，该至少3个栅极103也环绕位于纳米线101的外围的电势调节层102。示例性地，形成该至少3个栅极103的方法包括：步骤A301：在纳米线101的外围沉积金属层；步骤A302：对该金属层进行刻蚀以形成位于相邻的浅沟槽隔离1001之间且环绕纳米线101的至少3个栅极103。其中，用于形成栅极的金属层可以为铜、铝或其他合适的材料。步骤A4：去除电势调节层102位于该至少3个栅极103所在区域之外的部分，如图2D所示。在图2D中，左图为立体图，右图为沿立体图中AA’的剖视图。其中，所选用的去除方法可以为刻蚀法或其他合适的方法。示例性地，电势调节层102位于相邻的栅极103之间的部分被保留，如图2D所示。步骤A5：在该至少3个栅极103构成的整体的两侧形成环绕纳米线101的源极1041和漏极1042，如图2E所示。在图2E中，上图为立体图，下图中右图为沿立体图中AA’的剖视图，下图中左图为沿立体图中BB’的剖视图。示例性地，形成源极1041和漏极1042的方法可以包括如下步骤：步骤A501：在半导体衬底100上形成在拟形成源极和漏极的区域具有开口的掩膜层；步骤A502：在暴露的纳米线101的外围沉积金属层；步骤A503：对该金属层进行刻蚀以形成源极1041和漏极1042。其中，用于形成源极和漏极的金属层可以为铜、铝或其他合适的材料。至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。本领域的技术人员可以理解，除了上述的步骤A1至A5，在相邻的步骤之间以及步骤A5之后，还可以包括其他可行的步骤，在此并不进行限定。本发明实施例的半导体器件的制造方法制得的半导体器件，由于具有位于源极和漏极之间且环绕纳米线的多个栅极，因而可以解决集成电路中的晶体管数目及互连线增多所带来的问题。图4示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括：在步骤S101中，提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的纳米线以及位于所述纳米线下方的介电层；在步骤S102中，在所述纳米线的外围以及所述介电层上形成电势调节层；在步骤S103中，形成位于相邻的所述浅沟槽隔离之间且环绕所述纳米线的至少3个栅极；在步骤S104中，去除所述电势调节层位于所述至少3个栅极所在区域之外的部分；在步骤S105中，在所述至少3个栅极的整体的两侧形成环绕所述纳米线的源极和漏极。本发明的再一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为如上所述的半导体器件或根据如上所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件。示例性地，该半导体器件包括：半导体衬底、位于所述半导体衬底上的浅沟槽隔离、位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层、位于相邻的所述浅沟槽隔离之间且位于所述介电层的上方的悬空的纳米线，还包括环绕所述纳米线且邻近所述浅沟槽隔离的源极和漏极、以及位于所述源极与所述漏极之间且环绕所述纳米线的至少3个栅极，其中，所述栅极与所述纳米线之间设置有电势调节层。本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。本发明实施例的电子装置，由于使用了根据上述方法制得的半导体器件，因而同样具有上述优点。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。