技术领域本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术：
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。目前多阈值电压(multi-Vt)对于3DFINFET来说是一个非常大的挑战，阈值电压离子注入和对功函数金属层的离子注入可以用于解决多阈值电压(multi-Vt)问题，但是阈值电压离子注入将会降低MOS的迁移率以及失配性能，同时对功函数金属层的离子注入面临着离子注入遮蔽效应(shadowingeffect)的挑战，尤其是针对NMOS器件中的功函数金属层TiAl，由于其具有较大的厚度进一步加剧离子注入的遮蔽效应。为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
技术实现要素：
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及环绕所述鳍片的虚拟栅极，在所述半导体衬底上还形成有填充相邻所述虚拟栅极之间间隙的层间介电层；步骤S2：去除所述虚拟栅极，以露出所述鳍片；步骤S3：在所述鳍片上依次形成栅极介电层和覆盖层；步骤S4：执行硅离子注入步骤，以形成含硅覆盖层。可选地，在所述步骤S3中，所述覆盖层包括依次沉积的TiN层和TaN层，在所述TiN层中执行所述硅离子注入步骤，以形成TiSiN。可选地，在所述步骤S4之后所述方法还包括：步骤S5：在所述覆盖层上形成功函数金属层；可选地，所述半导体衬底包括NMOS区域和PMOS区域，其中所述步骤S5包括：步骤S51：在所述NMOS区域和所述PMOS区域中沉积PMOS功函数金属层；步骤S52：去除所述NMOS区域中的所述PMOS功函数金属层；步骤S53：在所述NMOS区域沉积NMOS功函数金属层。可选地，所述方法在所述步骤S4之后还进一步包括形成阻挡层和金属铝材料层的步骤，以形成金属栅极。可选地，所述步骤S1包括：步骤S11：提供半导体衬底并执行离子注入，以形成阱；步骤S12：图案化所述半导体衬底，形成所述鳍片；步骤S13：沉积虚拟栅极介电层和虚拟栅极材料层并图案化，以形成所述虚拟栅极。可选地，所述步骤S1还进一步包括：步骤S14：执行源漏LDD注入，并在虚拟栅极两侧的所述半导体衬底上外延生长半导体材料层，以形成抬升源漏；步骤S15：再次执行离子注入，并进行快速热退火；步骤S16：沉积所述层间介电层并平坦化，以填充所述虚拟栅极之间的间隙。可选地，在所述步骤S3中，在所述鳍片上依次沉积界面层和高K介电层。本发明还提供了一种上述的方法制备得到的半导体器件。本发明还提供了一种电子装置，包括上述的半导体器件。在本发明中为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，在所述方法中在去除所述虚拟栅极之后，在所述鳍片上沉积高K介电层，然后沉积TiN层和TaN层作为覆盖层，在沉积所述功函数金属层之前对所述TiN层执行所述硅离子注入步骤，以形成TiSiN层，用于控制覆盖层对于后续步骤中形成的导电层Al的扩散性能，同时将解决多阈值电压(multi-Vt)的问题，此外，所述方法还可以有效地降低离子注入屏蔽效应(IMPshadowingeffect)。附图说明本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，图1为现有技术中所述半导体器件的制备过程示意图；图2为本发明中所述半导体器件的制备过程示意图；图3为制备本发明所述半导体器件的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。现有技术中所述半导体器件的制备方法如图1所示，首先提供衬底101，在衬底上形成硬掩膜层；接着，图案化所述硬掩膜层，形成用于蚀刻衬底以在其上形成鳍片的多个彼此隔离的掩膜；接着，蚀刻衬底以在其上形成多个鳍103；接着，沉积形成多个鳍片之间的隔离结构；最后，蚀刻去除所述硬掩膜层。然后在所述鳍片上形成虚拟栅极，并沉积介电层(图中未示出)，以覆盖所述虚拟栅极，接着去除所述虚拟栅极，露出所述鳍片，并在所述鳍片上依次沉积层间介电层104、高K介电层105、覆盖层106、107以及功函数金属层108，然后执行离子注入，由于功函数金属层108具有较大的厚度，并且所述鳍片之间的离子注入间隙很小，由于离子注入屏蔽效应对于功函数金属层侧壁的离子注入是一个非常大的挑战。实施例1下面结合图2对本发明所述半导体器件以及制备方法做进一步的说明。执行步骤201，提供半导体衬底201并执行离子注入，以形成阱。在该步骤中所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其中所述半导体衬底包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。接着在所述半导体衬底201上形成垫氧化物层(Padoxide)，其中所述垫氧化物层(Padoxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。接着执行步骤202，在半导体衬底201上形成多个鳍片203，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。具体的形成方法包括：在半导体衬底201上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底201以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底201以在其上形成鳍片结构。执行步骤203，沉积隔离材料层202，以覆盖所述鳍片结构。具体地，如图2所示，沉积隔离材料层202，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层202的材料可以选择氧化物，例如HARP。然后回蚀刻所述隔离材料层202，至所述鳍片的目标高度。具体地，如图2所示，回蚀刻所述隔离材料层102，以露出部分所述鳍片，进而形成具有特定高度的鳍片。作为示例，实施高温退火，以使隔离材料层102致密化，所述高温退火的温度可以为700℃-1000℃；执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层中的氮化硅层，在一个实施例中，采用湿法蚀刻去除氮化硅层，所述湿法蚀刻的腐蚀液为稀释的氢氟酸；去除所述硬掩膜层中的氧化物层和部分隔离材料层102，以露出鳍片结构的部分，进而形成具有特定高度的鳍片结构，在一个实施例中，采用SiCoNi蚀刻实施该去除，所述SiCoNi蚀刻的蚀刻气体主要有NH3和NF3。执行步骤204，在所述隔离材料层上形成虚拟栅极，以覆盖所述鳍片。具体地，如图2所示，在该步骤中沉积虚拟栅极材料层，所述虚拟栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、所述栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。然后图案化所述栅极材料层，以形成环绕所述鳍片的虚拟栅极。在该步骤中图案化所述虚拟栅极材料层，以形成环绕虚拟栅极，具体地，在所述虚拟栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层，以形成环绕虚拟栅极。可选地，在所述鳍片和所述虚拟栅极之间还可以进一步形成虚拟栅极介电层。执行步骤205，执行源漏LDD注入，并在所述虚拟栅极的两侧外延生长半导体材料层，以形成抬升源漏。具体地，在该步骤中可以使用本领常用的方法执行源漏LDD注入，在此不再赘述。然后在NMOS区域中在所述虚拟栅极的两侧外延生长SiC层，以形成抬升SiC源漏极。在本发明中采用选择性外延生长(SEG)形成所述SiC层，具体地，选用含硅气体作为原料气体，选用含C气体作为掺杂，在载气的输送下进入反应室，进而外延得到所述SiC层。可选地，外延生长所述SiC层的同时可以进行原位掺杂(in-situdoped)，可以掺杂磷或者砷等，例如外延的同时通入含磷或砷的气体。同样的，在所述PMOS区域中在所述虚拟栅极的两侧外延生长SiGe，以形成PMOS的抬升源漏。执行步骤206，再次执行离子注入步骤并进行快速热退火。在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行快速热退火，可选地，所述快速热退火温度为1000-1050℃。执行步骤207，沉积所述层间介电层并平坦化，以填充所述虚拟栅极之间的间隙。具体地，沉积层间介电层并平坦化，平坦化所述对层间介电层至所述虚拟栅极的顶部。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。执行步骤208，去除所述虚拟栅极。具体地，去除所述虚拟栅极，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的02或Ar，其可以提高刻蚀的品质。执行步骤209，沉积栅极界面层204、高K介电层205。具体地，其中，所述高K介电层205的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。需要说明的是，在高k介电层的下方还可以形成界面层204，其构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。执行步骤210，在所述高K介电层上沉积TiN层206和TaN层207，作为覆盖层，并在所述TiN层206中执行所述硅离子注入步骤，以形成TiSiN层。具体地，在所述高K介电层上形成覆盖层，其构成材料包括氮化钛和氮化钽，形成覆盖层的作用是防止金属栅极结构中的金属材料Al向高k介电层的扩散，以调节所述半导体器件的阈值电压。为了提高对阈值电压的调节性能，在所述TiN层206中执行所述硅离子注入步骤，以形成TiSiN层，在本发明中在形成功函数金属层之前执行硅离子注入，以增加离子注入的间隙，使得对所述覆盖层的离子注入更加容易，避免了离子注入屏蔽效应，进一步提高了阈值电压性能。执行步骤211，在所述覆盖层上形成功函数金属层、阻挡层和金属铝材料层，以形成金属栅极。具体地，在该步骤中首先沉积PMOS功函数金属层，例如TiN；然后去除NMOS区域中的所述PMOS功函数金属层，接着在所述NMOS区域沉积NMOS功函数金属层，例如TiAl等。至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。在本发明中为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，在所述方法中在去除所述虚拟栅极之后，在所述鳍片上沉积高K介电层，然后沉积TiN层和TaN层作为覆盖层，在沉积所述功函数金属层之前对所述TiN层执行所述硅离子注入步骤，以形成TiSiN层，用于控制覆盖层对于后续步骤中形成的导电层Al的扩散性能，同时将解决多阈值电压(multi-Vt)的问题，此外，所述方法还可以有效地降低离子注入屏蔽效应(IMPshadowingeffect)。图3为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及环绕所述鳍片的虚拟栅极，在所述半导体衬底上还形成有填充相邻所述虚拟栅极之间间隙的层间介电层；步骤S2：去除所述虚拟栅极，以露出所述鳍片；步骤S3：在所述鳍片上依次形成栅极介电层和覆盖层；步骤S4：执行硅离子注入步骤，以形成含硅覆盖层。实施例2本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。在所述半导体器件在沉积所述功函数金属层之前对所述TiN中执行所述硅离子注入步骤，以形成TiSiN，因此可以很好的控制覆盖层导电层Al的扩散性能，同时将解决多阈值电压(multi-Vt)的问题，还可以有效的释放离子注入屏蔽效应。实施例3本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。