形成金属互连的方法与流程

本发明涉及半导体领域，更具体的，涉及形成金属互连的方法。

背景技术：

半导体集成电路(IC)产业已经历了快速发展。IC设计和材料的技术进步已生产出数代IC，其中每一代具有比先前数代更小且更复杂的电路。在IC演进的过程中，功能密度(即，每芯片区域的互连装置的数目)已大体上增加，同时几何图形大小(即，可使用制造过程产生的最小组件(或线路))已减小。

此按比例缩小过程通常通过提高生产效率和降低相关联成本来提供效益。此按比例缩小还增加了IC加工和制造的复杂性。为了实现这些进步，需要IC加工和制造的相似发展。一个区域是晶体管与其它装置之间的配线或互连。尽管制造IC装置的现有方法大体上对于其意欲目的已足够，但所述方法并不在所有方面令人完全满意。举例而言，存在与开发用于形成具有低电阻的金属互连的稳定过程相关联的许多挑战。

技术实现要素：

根据本发明一实施例的方法包括：在衬底上方形成介电层；在介电层中形成渠道；在渠道中形成第一阻障层，其中第一阻障层具有沿着渠道的侧壁安置的第一部分和安置在渠道的底部上方的第二部分；应用非等向性等离子处理以将第一阻障层的第二部分转换成第二阻障层；在沿着渠道的侧壁安置第一阻障层的第一部分时移除第二阻障层；以及在渠道中形成导电特征。

根据本发明另一实施例的方法，其中在介电层中形成渠道包含通过第一过程形成渠道的上部部分和通过第二过程形成渠道的下部部分，其中上部部分的宽度大于下部部分的宽度；在渠道中形成导电特征包含通过无电沉积ELD在渠道的下部部分中沉积第一铜层；在渠道中形成导电特征包含：在渠道中沉积第三阻障层，包含在第一铜层上方沉积第三阻障层；以及通过非ELD过程在渠道的上部部分中的第三阻障层上方沉积第二铜层；第一阻障层的第二部分由TaON形成，并且其中应用非等向性等离子处理以将第 一阻障层的第二部分转换成第二阻障层包含使用蚀刻剂气体—氢气和氮气应用非等向性等离子处理以将第一阻障层的第二部分转换成TaN阻障层；在沿着渠道的侧壁安置第一阻障层的第一部分时移除第二阻障层包含通过执行包含酸的湿式蚀刻过程移除TaN层；在渠道中形成第一阻障层包含在渠道中形成第三阻障层和应用等向性等离子处理以将第三阻障层转换成第一阻障层；第三阻障层由氮化钽TaN形成，其中应用等向性等离子处理以将第三阻障层转换成第一阻障层包含使用蚀刻剂气体—氢气和氧气应用等向性等离子处理以将由TaN阻障层形成的第三阻障层转换成由氮氧化钽TaON阻障层形成的第一阻障层，并且其中应用非等向性等离子处理以将第一阻障层的第二部分转换成第二阻障层包含使用蚀刻剂气体—氢气和氮气应用非等向性等离子处理以将第一阻障层的第二部分转换成TaN阻障层。

根据本发明又一实施例的方法包括：在安置于衬底上的第一导电特征上方形成介电层；在介电层中形成渠道，其中渠道在其上部部分中具有第一宽度且在其下部部分中具有第二宽度，其中第一宽度大于第二宽度，其中第一导电特征在渠道内曝光；在渠道中形成第一阻障层，其中第一阻障层的第一部分沿着由介电层界定的渠道的侧壁表面形成，且第一阻障层的第二部分沿着渠道的上部部分的第一底部表面和由第一导电特征界定的渠道的下部部分的第二底部表面形成；应用非等向性等离子处理以将第一阻障层的第二部分转换成第二阻障层，其中第二阻障层由不同于第一阻障层的材料形成；在沿着渠道的侧壁安置第一阻障层的第一部分时移除第二阻障层；以及在渠道中形成第二导电特征。

本发明的又一实施例还提供一种装置，其包括：第一导电特征，其安置在衬底上方；第二导电特征，其安置在第一导电特征上方，其中第二导电特征具有上部部分和下部部分，上部部分具有第一宽度且下部部分具有不同于第一宽度的第二宽度；其中下部部分与第一导电特征的顶部部分物理接触，第一阻障层，其沿着第二导电特征的侧壁安置；第二阻障层，其安置于第二导电特征的上部部分与下部部分之间，且沿着第二导电特征的上部部分的底部延伸；以及介电层，其围绕第二导电特征安置，其中介电层与第一阻障层背向第二导电特征的下部部分的一侧物理接触，其中介电层与第二阻障层背向第二导电特征的上部部分的一侧物理接触，其中介电层与第二导电特征的上部部分的底部表面的一部分物理接触。

附图说明

当结合附图阅读时，自以下详细描述最佳理解本发明的各方面。应注意，根据产业 中的标准做法，各种特征并未按比例绘制。实际上，出于论述清楚起见，可能任意地增加或减少所说明的特征的尺寸。

图1为根据一些实施例构造的用于制造半导体装置的实例方法的流程图。

图2为根据一些实施例的半导体装置的例示性初始结构的截面图。

图3、4、5A、5B、6、7、8、9、10A、10B、11和12为根据一些实施例的例示性半导体装置的截面图。

具体实施方式

以下揭示内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本发明。当然，这些组件和布置仅为实例且并不意欲为限制性的。举例而言，在以下描述中第一特征在第二特征上方或在第二特征上上的形成可包含其中第一特征和第二特征直接接触地形成的实施例，并且还可包含其中可在第一特征与第二特征之间形成额外特征使得第一特征和第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。

此外，为易于描述，在本文中可使用与空间相关的术语，诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”及其类似者以描述如图中所说明的一个元件或特征相对于另一元件或特征的关系。除图中所描绘的定向以外，与空间相关的术语意欲包涵在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的与空间相关的描述词可相应地进行解释。

图1为根据一些实施例的制造一或多个半导体装置的方法100的流程图。下文参考图2中所展示的半导体装置200和图3、4、5A、5B、6、7、8、9、10A、10B、11和12中所展示的半导体装置200的初始结构205详细论述方法100。

参考图1和2，方法100通过提供初始结构205在步骤102处开始。初始结构205包含衬底210，衬底210可包含硅。替代地或另外，衬底210可包含其它元素的半导体，诸如锗。衬底210还可包含化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底210可包含合金半导体，诸如锗化硅、碳化硅锗、磷化镓砷和磷化镓铟。在一个实施例中，衬底210包含外延层。举例而言，衬底可具有覆盖块状半导体的外延层。此外，衬底210可包含绝缘体上半导体(SOI)结构。举例而言，衬底210可包含通过诸如注入氧分离(SIMOX)的过程或其它合适的技术(诸如晶片结合和研磨)而形成的内埋氧化物(BOX)层。

衬底210还包含由诸如离子注入和/或扩散的过程实施的各种P型掺杂区和/或n型掺杂区。那些掺杂区包含n阱、p阱、光掺杂区(LDR)、重掺杂源极和漏极(S/D)，和经配置以形成各种集成电路(IC)装置(诸如互补金属氧化物半导体场效应晶体管(CMOSFET)、成像传感器，和/或发光二极管(LED))的各种槽道掺杂分布。衬底210可进一步包含其它功能特征，诸如在衬底中和在衬底中上形成的电阻器或电容器。衬底210可进一步包含经提供以分离形成于衬底210中的各种装置的横向隔离特征。在一个实施例中，浅渠道隔离(STI)特征用于横向隔离。各种IC装置可进一步包含其它特征，诸如安置在S/D上的硅化物和覆盖槽道的栅极堆叠。

初始结构205还可包含经整合以形成互连结构的多个介电层和导电特征，所述互连结构经配置以将各种p型和n型掺杂区与其它功能特征(诸如栅极电极)耦接，从而产生功能集成电路。在一个实例中，初始结构205可包含互连结构的一部分，且初始结构205统称为衬底210。后续进一步描述互连结构。

如上所述，衬底210包含互连结构。互连结构包含多层互连(MLI)结构和整合有MLI结构的夹层电介质(ILD)，从而提供电布线以将衬底210中的各种装置耦合至输入/输出电力和信号。互连结构包含各种金属线、接点和通路特征(或通路插塞)。金属线提供水平电布线。接点提供在硅衬底与金属线之间的垂直连接，而通路特征提供在不同金属层中的金属线之间的垂直连接。

图2中展示例示性导电特征214以供说明。在一个实施例中，导电特征214包含互连结构的一部分。举例而言，导电特征214包含接点、金属通路和/或金属线。导电特征214可包含铝(Al)、铜(Cu)和/或钨(W)。在另一实施例中，导电特征214包含电容器的电极、电阻器或电阻器的一部分。或者，导电特征214包含掺杂区(诸如源极或漏极)，或栅极电极。在另一实例中，导电特征214为安置在对应的源极、漏极或栅极电极上的硅化物特征。硅化物特征可通过自对准硅化物(自对准硅化物(salicide))技术形成。

在一些实施例中，导电特征214可进一步由阻障层216环绕以防止扩散和/或提供材料粘着。阻障层216可包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛硅(TiSiN)，和/或氮化钽硅(TaSiN)。导电特征214及阻障层216可通过包含光刻、蚀刻和沉积的工序形成。实例光刻过程可包含涂覆、曝光、曝光后烘焙和显影过程。蚀刻过程可包含湿式蚀刻、干式蚀刻和/或其组合。沉积技术可包含物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)和原子层沉积(ALD)和/或其它合适的技术。

初始结构205还包含沉积在衬底210上方(包含在导电特征214上方)的介电层220。介电层220可包含氧化硅、氮化硅、具有比热氧化硅低的介电常数(k)的介电材料层(因 此被称作低k介电材料层)、和/或其它合适的介电材料层。介电层220可包含单层或多层。介电层220可通过CVD、原子层沉积(ALD)或旋涂式涂覆法来沉积。

参考图1和3，一旦接收初始结构205，方法100通过移除介电层220的一部分以在介电层220中形成渠道310而前进至步骤104。渠道310为用于在其中形成导线的占位符。渠道310可通过第一光刻和蚀刻过程形成。第一光刻过程可包含在介电层220上方形成光致抗蚀剂(或抗蚀剂)层、将抗蚀剂曝光至图案、执行曝光后烘焙过程以及显影抗蚀剂以形成包含抗蚀剂的遮罩元件。遮罩元件接着用于将渠道蚀刻至介电层220中。蚀刻过程可包含干式蚀刻、湿式蚀刻和/或其它合适的过程。

参考图1和4，方法100通过执行第二光刻过程以在渠道310上方界定通路渠道410而前进至步骤106。如所展示，其中所说明的为使用三个材料层(三层光刻)的例示性光刻过程。三个层为被称作底层(BL)311的第一材料层、被称作中间层(ML)312的第二材料层以及被称作光致抗蚀剂313的第三材料层。BL层311在后续蚀刻过程中保护介电层220。在一些实施例中，BL层112包含不含硅的有机聚合物。ML 312可包含经设计以自BL层311提供蚀刻选择性的含硅层。在一些实施例中，ML 312亦经设计以充当在光刻曝光过程期间减少反射藉此增加成像对比度且增强成像分辨率的底部抗反射涂层。BL 311填充渠道310，ML 312在BL 311上方形成，且光致抗蚀剂313在ML 312上方形成。光致抗蚀剂313通过光刻过程图案化以在其中提供通路渠道410。如所展示，通路渠道410与相应的导电特征214对准。

参考图1和5A，方法100通过使通路渠道410延伸贯穿各个底层而前进至步骤108。如所展示，ML 312、BL 311和介电层220经蚀刻贯穿通路渠道410以曝光导电特征214的一部分。在本发明的实施例中，渠道310具有比通路渠道410的第二宽度w₂宽的第一宽度w₁。蚀刻过程可包含湿式蚀刻、干式蚀刻和/或其组合。作为实例，蚀刻过程包含使用基于氟的化学物质(诸如CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)的等离子干式蚀刻过程。可使用各种蚀刻参数(诸如所用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流动速率和/或其它合适的参数)调谐相应的蚀刻过程。

在形成通路渠道410之后，通过另一蚀刻过程(诸如湿式剥离和/或等离子灰化)来移除光致抗蚀剂313、ML 312和BL 311的剩余部分。如图5B中所展示，在移除抗蚀剂313、ML 312和BL 311的剩余部分之后，渠道310显露且与通路渠道410连通(或连接)。导电特征214的一部分曝光在相应的通路渠道410中。

渠道310和通路渠道410的组合可整体被称作步进渠道(或深渠道)411。因此，深渠道411具有上部部分和下部部分，所述上部部分具有第一宽度w₁且所述下部部分具 有第二宽度w₂。

参考图1和6，方法100通过在深渠道411(亦即通路渠道410和渠道310的组合)中以及在介电层220的顶部上沉积第一阻障层510而前进至步骤110。第一阻障层510被选为具有足够能力以防止在介电层220与待填充在深渠道411中的金属层之间的相互扩散和反应。第一阻障层510可包含氮氧化钽(TaON)、氮化钽(TaN)、锰(Mn)、氮化锰(MnN)、钛(Ti)、钽(Ta)、钴(Co)、钴钨(CoW)、钼(Mo)和/或其它合适的导电材料。第一阻障层510可通过ALD、PVD、CVD、MOCVD和/或其它合适的技术沉积。在一些实施例中，第一阻障层510通过ALD沉积以达成具有相当薄厚度的良好步阶覆盖。作为一实例，第一阻障层510包含通过ALD沉积的TaON层。

在本发明的实施例中，第一阻障层510沿着介电层220一致地沉积，且物理地接触介电层220，介电层220界定渠道310的第一侧壁315、渠道310的第一底部316以及通路渠道410的第二侧壁415。另外，第一阻障层510沿着界定通路渠道410的第二底部416的导电特征214一致地沉积，且物理地接触导电特征214。因此，第一阻障层510包含第一部分510X和第二部分510Y。第一阻障层510的第一部分510X在实质上平行于衬底210的顶部表面215的第一方向(亦即x方向)上延伸，且第一阻障层510的第二部分Y在实质上垂直于第一方向的第二方向(亦即y方向)上延伸。

参考图1和7，方法100通过执行等离子处理以在第二部分510Y保持无破损时将第一部分510X转化(或转换)成第二阻障层610而前进至步骤112。在本发明的实施例中，第二阻障层610相较于第一阻障层510在后续蚀刻中具有实质上不同的蚀刻选择性。在一个实施例中，执行沿着Y方向的非等向性(垂直方向上的均一性)等离子处理以在第二部分510Y保持无破损时将第一部分510X转换成第二阻障层610。在一个实施例中，阻障层510由TaON形成，且非等向性等离子处理包含使用蚀刻剂气体—氢气和氮气(H₂/N₂)以在TaON阻障层510的第二部分510Y保持无破损时将TaON阻障层510的第一部分510X转换成TaN第二阻障层610。

参考图1和8，方法100通过移除第二阻障层610前进至步骤114。在本发明的实施例中，执行选择性蚀刻以使得蚀刻过程蚀刻第二阻障层610而不实质上蚀刻第一阻障层510和导电特征214。选择性蚀刻过程提供过程简单性且放宽过程约束。选择性蚀刻可包含选择性湿式蚀刻、选择性干式蚀刻和/或其组合。水性湿式清洗过程为制造过程增加了简单性，且将对导电特征214造成的过程诱发的损害减到最小。

在本发明的实施例中，在移除第二阻障层610之后，导电特征214在通路渠道410内曝光，且介电层220在渠道310内(在第一底部316处)曝光。此移除允许无底部阻障 层方案。此为重要的，因为沉积在通路渠道410的底部上的底部阻障层(例如，第一阻障层510)的电阻通常比沉积在通路渠道410中此类底部阻障层上方的金属层的电阻高得多。因此，底部阻障层的电阻比由底部阻障层和金属层的组合形成的导电互连的电阻高。如下文所描述，通过允许无底部阻障层设计，本发明提供形成无底部阻障层金属互连以用于达成低通路接触电阻的方法。

参考图1和9，方法100通过在通路渠道410中形成通路金属710而前进至步骤116。通路金属710物理地接触导电特征214。通路金属710可包含铜和/或铜合金，诸如铜锰(CuMn)、铜铝(CuAl)、铜钛(CuTi)、铜钒(CuV)、铜铬(CuCr)、铜硅(CuSi)和/或铜铌(CuNb)。通路金属710可通过PVD、CVD、MOCVD、无电沉积(ELD)和/或其它合适的技术形成。

在本发明的实施例中，通路金属710通过ELD过程形成，所述ELD过程提供固有过程选择性和由下而上一致的沉积以降低通路渠道填隙的挑战性。在一个实施例中，通路金属710为通过ELD过程沉积的Cu。如所展示，通路金属710具有第二阻障层610作为其侧壁阻障层，且藉此其通过将电子迁移(EM)和与通路金属扩散相关联的时间依赖介电击穿(TDDB)限制至底层介电层220中来提高装置可靠性。并且，通过具有侧壁阻障层以促进防止在介电层220与金属层720之间的相互扩散和反应，还放宽了选择用于通路金属710的候选者的约束。

参考图1和10A，方法100通过使用金属层720填充渠道310而前进至步骤118。在一些实施例中，第三阻障层715沉积在渠道310中，包含沉积在阻障层510的第一部分510Y、第一底部316处的介电层220和通路金属710上方。且接着金属层720沉积在第三阻障层715上方。第三阻障层715被选为具有足够能力以防止在介电层220与待填充在渠道310中的金属层720之间(尤其在介电层220与在第一底部316处的金属层720之间的介面处)的相互扩散和反应。第三阻障层715可包含Ta、TaN、Mn、MnN、Ti、Ta、Co、CoW、Mo和/或其它合适的导电材料。第三阻障层715可通过ALD、PVD、CVD、MOCVD和/或其它合适的技术沉积。

金属层720可包含Cu、Co、W、Ru、Ag、Au、CoW、CoF、CoSi和/或其它合适的金属。金属层720(或导电层)可通过PVD、CVD、MOCVD或电镀沉积。在一个实施例中，金属层720包含通过PVD沉积的Cu层。在一个实施例中，金属层720包含通过电镀沉积的Cu层。在各种其它实例中，Cu沉积可通过其它技术实施。可添加Cu回焊工艺以促进Cu填充分布。

通过单独形成通路金属710和金属层720，提供了使用不同沉积过程以更好地符合通路渠道410和渠道310的不同需求的益处。所述方案有时被称作通路预填充方案。举 例而言，由于ELD过程在间隙填充中的充分一致沉积而使用ELD过程来形成通路金属710，而由于PVD过程相比于ELD过程具有更高的沉积速率和更低的过程成本，因此使用PVD过程来填充渠道310(其具有更宽的间隙)。

另外，执行化学机械抛光(CMP)过程以使装置200的顶部表面平整从而移除多余的金属层720和在介电层220上方的第三阻障层715，如图10B中所展示。渠道310中的第三阻障层715和金属层720形成导线725。如所展示，第一阻障层510的第一部分510Y沿着通路金属710的侧壁安置。另外，第三阻障层715沿着金属层720的侧壁安置。第三阻障层715亦安置于通路金属710与金属层720之间。此外，第三阻障层715沿着渠道310的第一底部316安置在介电层220上方。此外，第一阻障层510的第一部分510Y沿着金属层720的侧壁安置。

可在方法100之前、期间和之后提供额外步骤，且可针对方法100的额外实施例替换、省略或移动所描述的一些步骤。

在替代实施例中，在步骤110处于深渠道411(亦即通路渠道410和渠道310的组合)中形成第一阻障层510之后，可执行等向性(亦即在所有方向上的均一性)等离子处理以将第一阻障层510转换成经修改的(或另一)阻障层520，如图11中所展示。经修改的阻障层520包含第一部分520X和第二部分520Y。经修改的阻障层520的第一部分520X在实质上平行于衬底210的顶部表面215的第一方向(亦即x方向)上延伸，且经修改的阻障层520的第二部分520Y在实质上垂直于第一方向的第二方向(亦即y方向)上延伸。在一个实施例中，阻障层510由TaN形成，且等向性等离子处理包含使用蚀刻剂气体—氢气和氧气(H₂/O₂)以将TaN阻障层510转换成TaON第二阻障层520。

在形成经修改的阻障层520之后，方法100通过应用等离子处理以在第二部分520Y保持无破损时将第一部分520X转化(或转换)成第二阻障层610(如图12中所展示)而继续至步骤112。如上文所论述，执行沿着Y方向的非等向性(亦即在垂直方向上的均一性)等离子处理以在第二部分520Y保持无破损时将第一部分520X转换成第二阻障层610。在一个实施例中，经修改的阻障层520由TaON形成，且非等向性等离子处理包含使用蚀刻剂气体—氢气和氮气(H₂/N₂)以在TaON经修改的阻障层520的第二部分520Y保持无破损时将TaON经修改的阻障层520的第一部分520X转换成TaN第二阻障层610。其后，此替代实施例继续如上文所论述的方法100的其余步骤。

半导体装置200可包含可通过后续加工形成的额外特征。举例而言，各种通路/线和多层互连特征(例如，金属层和层间电介质)形成于衬底210上方。举例而言，多层互连包含垂直互连(诸如常规的通路或接点)和水平互连(诸如金属线)。各种互连特征可实施包 含铜、钨和/或硅化物的各种导电材料。

基于上文，可见，本发明提供形成无底部阻障层的金属互连以用于达成低通路接触电阻的方法。所述方法提供用于ELD通路金属的侧壁阻障层以改良TDDB和电子迁移(EM)。所述方法采用非等向性等离子处理以将底部阻障层转换成不同阻障层从而获得蚀刻选择性以在后续蚀刻过程中移除它。所述方法提供具有选择性蚀刻的稳定金属互连形成过程以放宽过程约束并简化制造过程。

本发明提供制造半导体装置的许多不同实施例，所述实施例针对现有方法提供一或多个改进。在一个实施例中，用于制造半导体装置的方法包含在衬底上方形成介电层、在介电层中形成渠道，在渠道中形成第一阻障层。第一阻障层具有沿着渠道的侧壁安置的第一部分和安置在渠道的底部上方的第二部分。所述方法还包含应用非等向性等离子处理以将第一阻障层的第二部分转换成第二阻障层，在沿着渠道的侧壁安置第一阻障层的第一部分时移除第二阻障层。所述方法还包含在渠道中形成导电特征。

在又一实施例中，方法包含在安置在衬底上的第一导电特征上方形成介电层、在介电层中形成渠道。渠道在其上部部分中具有第一宽度，且在其下部部分中具有第二宽度。第一宽度比第二宽度大。第一导电特征曝光在渠道内。所述方法还包含在渠道中形成第一阻障层，其使得第一阻障层的第一部分沿着由介电层界定的渠道的侧壁表面形成且第一阻障层的第二部分沿着渠道的上部部分的第一底部表面和由第一导电特征界定的渠道的下部部分的第二底部表面形成。所述方法还包含应用非等向性等离子处理以将第一阻障层的第二部分转换成第二阻障层。第二阻障层由与第一阻障层不同的材料形成。所述方法还包含在沿着渠道的侧壁安置第一阻障层的第一部分时移除第二阻障层。所述方法还包含在渠道中形成第二导电特征。

在又另一实施例中，半导体装置包含安置在衬底上方的第一导电特征和安置在第一导电特征上方的第二导电特征。第二导电特征具有上部部分和下部部分，所述上部部分具有第一宽度，且所述下部部分具有不同于第一宽度的第二宽度；其中下部部分与第一导电特征的顶部部分物理接触。所述装置还包含沿着第二导电特征的侧壁安置的第一阻障层、安置于第二导电特征的上部部分与下部部分之间且沿着第二导电特征的上部部分的底部延伸的第二阻障层。所述装置还包含围绕第二导电特征安置的介电层。介电层与第一阻障层背向第二导电特征的下部部分的一侧物理接触。所述介电层也与第二阻障层背向第二导电特征的上部部分的一侧物理接触。所述介电层也与第二导电特征的上部部分的底部表面的一部分物理接触。

前文概述若干实施例的特征使得所属领域的技术人员可以更好地理解本发明的各方面。所属领域的技术人员应理解，其可以易于使用本发明作为设计或修改用于实现本文中所引入的实施例的相同目的和/或获得相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。