金属栅极的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及一种金属栅极的形成方法。
【背景技术】
[0002]金属-氧化物-半导体晶体管(M0S晶体管)是构成集成电路尤其是超大规模集成电路的主要器件之一。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸已发展进入深亚微米以下。在此尺度下，器件的几何尺寸按比例缩小变得越来越困难。另外，在MOS晶体管器件及其电路制造领域，最具挑战性的是传统CMOS工艺在器件按比例缩小过程中，由于二氧化硅栅介质层高度减小所带来的从栅极向衬底的漏电流问题。
[0003]为解决上述漏电问题，目前MOS晶体管工艺中，采用高K栅介质材料代替传统的二氧化硅栅介质，并使用金属作为栅电极，两者配合使用以避免栅极损耗以及硼渗透所导致的漏电流问题。
[0004]目前制备金属栅极的工艺主要有两种方法，分别是“先栅极”和“后栅极”。“后栅极”又称为伪栅，使用该工艺时高介电常数栅介质层无需经过高温步骤，所以阈值电压VT偏移很小，芯片的可靠性更高。因此，后栅极工艺得到更广泛的应用。
[0005]现有技术提供了一种使用“后栅”工艺形成金属栅极的方法，包括:提供半导体衬底，所述半导体衬底上形成有伪栅；形成覆盖所述半导体衬底和伪栅侧壁的层间介质层，层间介质层的表面经化学工艺研磨后与伪栅的顶部表面齐平；去除所述伪栅，形成凹槽；形成填充满凹槽的金属栅极。
[0006]但是现有的方法在去除伪栅，形成凹槽时，均匀性控制不好，容易产生过去除或伪栅材料的残留。
【发明内容】
[0007]本发明解决的问题是怎样提高去除伪栅工艺的稳定性和均匀性。
[0008]为解决上述问题，本发明提供一种金属栅极的形成方法，包括:提供半导体衬底，在所述半导体衬底上形成若干伪栅，每个伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；在所述伪栅的侧壁上形成侧墙；形成覆盖所述半导体衬底和侧墙表面的介质层，所述介质层的表面经化学工艺研磨后与伪栅的顶部表面齐平；采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面；形成填充满凹槽的金属栅极。
[0009]可选的，所述刻蚀停止层的材料与顶层填充层和底层填充层的材料不相同。
[0010]可选的，所述底层填充层的材料与顶层填充层的材料相同或不相同。
[0011]可选的，所述刻蚀停止层的材料为SiN或S1N，顶层填充层的材料为多晶硅或无定形娃，底层填充层的材料为多晶娃或无定形石圭。
[0012]可选的，所述顶层填充层的厚度大于刻蚀停止层和底层填充层的总厚度。
[0013]可选的，所述顶层填充层的厚度为400?6000埃，刻蚀停止层的厚度为25?50埃，底层填充层的厚度为50?100埃。
[0014]可选的，顶层填充层厚度为伪栅总厚度的1/8?1/6。
[0015]可选的，所述第一干法刻蚀采用的气体为HBr和02，HBr流量为lOOsccm至500sccm, O2流量为Isccm至50sccm,反应腔室压强为I毫托至50毫托,源功率为300瓦至1500瓦，偏置功率为50瓦至200瓦。
[0016]可选的，所述第二干法刻蚀的参数采用的气体为CHF3和02，CHF3流量为50sccm至400sccm, O2流量为Isccm至50sccm,反应腔室压强为I毫托至100毫托,源功率为500瓦至1500瓦，偏置功率为50瓦至200瓦。
[0017]可选的，所述湿法刻蚀采用的刻蚀溶液为TMAH，TMAH的质量百分比浓度为20%?30%o
[0018]可选的，所述伪栅的形成过程为:在所述半导体衬底上形成底层填充材料层；在所述底层填充材料层上形成刻蚀停止材料层；在所述刻蚀停止材料层上形成顶层填充材料层；在所述底层填充材料层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，依次刻蚀所述顶层填充材料层、刻蚀停止材料层和底层填充材料层，在所述半导体衬底上形成伪栅，所述伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层。
[0019]可选的，在形成介质层之前，还包括:以所述伪栅和侧墙为掩膜，对所述伪栅和侧墙两侧的半导体衬底进行离子注入，在伪栅和侧墙两侧的半导体衬底内形成源/漏区。
[0020]可选的，在形成介质层之前，还包括:以所述伪栅和侧墙为掩膜，刻蚀伪栅和侧墙两侧的半导体衬底，在伪栅和侧墙两侧的半导体衬底内形成沟槽；在所述沟槽内形成应力源/漏区。
[0021]可选的，所述应力源/漏区为压应力源/漏区或拉应力源/漏区。
[0022]可选的，所述栅极结构包括高K栅介质层和位于高K栅介质层上的金属栅电极。
[0023]可选的，高K 栅介质层的材料为 Hf02、T12, HfZrO, HfSiNO, Ta2O5, ZrO2, ZrS12,Al2O3, SrT13 或 BaSrT1。
[0024]可选的，金属栅电极的材料为W、Al、Cu、T1、Ag、Au、Pt、Ni中的一种或几种。
[0025]可选的，所述半导体衬底包括第一区域和第二区域，所述伪栅包括第一伪栅和第二伪栅，若干第一伪栅位于第一区域的半导体衬底上；在形成介质层之前，还包括:以所述第一伪栅和侧墙为掩膜，对所述第一伪栅和侧墙两侧的第一区域的半导体衬底进行第一离子注入，在第一区域的半导体衬底形成第一源/漏区，第一源/漏区被注入第一类型的杂质离子，在第一注入过程中第一伪栅的顶层填充层中也会被注入第一类型的杂质离子；以所述第二伪栅和侧墙为掩膜，对所述第二伪栅和侧墙两侧的第二区域的半导体衬底进行第二离子注入，在第二区域的半导体衬底形成第二源/漏区，第二源/漏区被注入第二类型的杂质离子，在第二离子注入过程中第二伪栅的顶层填充层中也会被注入第二类型杂质离子。
[0026]可选的，第一区域上第一伪栅的密度与第二区域上第二伪栅的密度不相同。
[0027]可选的，第一区域的不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同。
[0028]与现有技术相比，本发明的技术方案具有以下优点:
[0029]本发明的金属栅极的形成方法，半导体衬底上形成的伪栅，所述伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面。本发明的金属栅极的形成方法，采用第一干法刻蚀工艺去除顶层填充层时，以刻蚀停止层作为停止层，因而可以很好的控制剩余的伪栅的厚度(等于或近似等于刻蚀停止层和底层填充层的厚度)，采用第二干法刻蚀工艺去除刻蚀停止层时，底层填充层可以作为停止层，使得去除刻蚀停止层后剩余的伪栅的厚度是恒定的(等于或近似等于底层填充层的厚度)，因而采用湿法刻蚀工艺时，湿法刻蚀工艺的窗口很好控制，湿法刻蚀工艺的稳定性和均匀性增强。
[0030]进一步，当半导体衬底包括第一区域和第二区域，第一区域上的第一伪栅与第二区域上的第二伪栅中掺杂有不同类型的杂质离子，并且第一区域的半导体衬底上的第一伪栅的密度大于或小于第二区域的半导体衬底上的第二伪栅的密度时，或者第一区域上不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同时，由于刻蚀停止层的存在，使得去除第一伪栅和第二伪栅的顶层填充层时，减少了第一干法刻蚀时刻蚀负载效应的影响，防止第一区域剩余的第一伪栅的厚度与第二区域剩余的第二伪栅的厚度存在差异，使得第一区域剩余的第一伪栅的厚度等于第二区域剩