专利名称：形成半导体器件的金属布线的方法
技术领域：
本发明实施例涉及一种电子器件及其方法。 一些实施例涉及一种形成半导体器件
的金属布线的方法。
背景技术：
铜布线可以用于半导体器件的层间连接。可由镶嵌工艺形成铜布线。镶嵌工艺可 涉及在沟槽形状的上面(on)和/或上方(over)形成布线的工艺。镶嵌工艺可包括通过光 刻和/或蚀刻工艺在介电层的上面和/或上方形成沟槽。镶嵌工艺可包括用诸如钨(W)、铝 (Al)和/或铜(Cu)的导电材料填充沟槽。镶嵌工艺可以包括利用诸如回蚀(etch back) 方法和/或化学机械抛光(CMP)方法来去除除布线之外的导电材料。 为了充分完全地掩埋沟槽，可以沉积具有足够厚度的导电层，并可通过镶嵌工艺 中的CMP工艺抛光相对厚的导电层，其中该相对厚的导电层位于除沟槽以外的区域上面和 /或上方。但是，可能发生凹陷现象(dishingphenomenon)，这是因为由于过度抛光和/或 相对提高的CMP工艺速度，沟槽内的导电层的表面会下陷，比如会成为凹面。此外，可能产 生刮痕(scratch)。 图1示出了可在镶嵌工艺中执行的CMP工艺之后的匿图和缺陷。基本上大部分 缺陷可存在于晶片的边缘区域，如图1(a)所示；和/或缺陷可集中地产生于顶层。顶层与 内层和/或中间层可显著地不同。区别可源于介电层的类型(比如TEOS、FSG/USG等)、厚 度和/或形成双重镶嵌(dual damascene)的方法。 图2(a)和图2(b)示出了器件的正面图像和侧面图像。虽然缺陷看上去与CMP刮 痕相似，但其实与之不同。CMP刮痕可存在于介电层和金属布线上面和/或上方，而可能集 中缺失的线状铜(linear copper) (Cu)的缺陷可存在于金属布线上面和/或上方。如图 2(b)所示，这个缺陷可与CMP刮痕不同，而且可含有位于沟槽的侧壁处的空隙(void)。
因此，需要一种形成半导体器件的金属布线的方法及其器件，从而能最大化半导 体产量(yield)。还需要一种形成半导体器件的金属布线的方法及其器件，从而能充分 (substantially)去除在沟槽的上面和/或上方的下侧(lowerside)产生的氧化物、以及/ 或者在晶片表面上和/或上方存留的副产物。
发明内容
实施例涉及形成半导体器件的金属布线的方法及其器件。根据实施例，形成金属 布线的方法可最大化半导体产量。在实施例中，形成半导体器件的金属布线的方法可充分 去除沟槽上面和/或上方的氧化物、和/或在晶片表面上面和/或上方存留的副产物。
根据实施例，形成半导体器件的金属布线的方法可包括在金属布线上面和/或上 方形成介电层。在实施例中，形成半导体器件的金属布线的方法可包括在介电层上面和/ 或上方形成接触孔，其中该接触孔可暴露金属布线的部分表面。在实施例中，形成半导体器 件的金属布线的方法可包括在接触孔的内侧上面和/或上方执行氧化物去除工艺。
根据实施例，形成半导体器件的金属布线的方法可包括在下部金属布线上面和/ 或上方形成介电层。在实施例中，形成半导体器件的金属布线的方法可包括在介电层上和 /或上方形成沟槽，其中该沟槽可暴露下部金属布线的部分表面。在实施例中，形成半导体 器件的金属布线的方法可包括在沟槽的内侧壁上和/或上方执行副产物去除工艺。在实施 例中，形成半导体器件的金属布线的方法可包括在沟槽上和/或上方形成扩散阻挡层。
根据实施例，形成半导体器件的金属布线的方法可包括在衬底上和/或上方形成 介电层，其中在该衬底中可形成下部金属布线。在实施例中，形成半导体器件的金属布线的 方法可包括通过部分地蚀刻介电层而形成沟槽。在实施例中，形成半导体器件的金属布线 的方法可包括在沟槽之上和/或上方执行等离子体处理。在实施例中，形成半导体器件的 金属布线的方法可包括在沟槽之上和/或上方形成上部金属布线。 根据实施例，形成半导体器件的金属布线的方法可包括氢等离子体处理工艺。在 实施例中，氢等离子体处理工艺可包括外来物质(foreign material)去除工艺，其可利用 H2气、He气和/或Ar气形成等离子体，并且/或者可利用激发的H+离子。
根据实施例，形成金属布线的方法及其器件可最大化器件的特性。在实施例中，形 成金属布线的方法可相对有效地去除在沟槽下部上面和/或上方的铜氧化物(Cu-0xide)、 以及/或者在晶片表面上面和/或上方存留的副产物，例如，通过在镶嵌图案之后在衬底上 面和/或上方执行氢等离子体处理。
实例图1是示出缺失线状铜的缺陷图的示意图和图像。
实例图2是示出图1所示缺陷的俯视图和剖视图。 实例图3至图5是剖视图，示出了根据实施例的形成半导体器件的金属布线的方 法。 实例图6是将一半导体器件的产量与根据实施例制造的半导体器件的产量进行 比较的坐标图。 实例图7是将一半导体器件中产生缺陷的区域与根据实施例制造的半导体器件 中产生缺陷的区域进行比较的示意图。 实例图8至图9是将一半导体器件的电特性与根据实施例制造的半导体器件的电 特性进行比较的坐标图。 实例图10至图11是将不对栅极氧化物的Vramp进行氢等离子体处理工艺与根据 实施例进行的氢等离子体处理工艺进行比较的坐标图。
具体实施例方式
本发明的实施例涉及形成半导体器件的金属布线的方法。参见实例图3至图5， 剖视图示出了形成半导体器件的金属布线的方法。参见图3，铜(Cu)可沉积在半导体衬底 100的上面和/或上方。在实施例中，半导体衬底可包含硅、绝缘体上的硅(SOI)、锗和/或 其它半导体材料。从而，实施例包含使用一种或多种半导体材料和/或技术制造的器件，其 中所述技术诸如为在玻璃衬底之上和/或上方使用多晶硅的薄膜晶体管(TFT)技术。
根据实施例，铜(Cu)沉积可包含离子束、电子束和/或RF溅射法。在实施例中，可用光致抗蚀剂图案来蚀刻铜(Cu)以形成下部金属布线101。在实施例中，例如可在半导 体衬底100和/或下部金属布线IOI上形成介电层110。在实施例中，介电层IIO可由氧化 物和/或氮化物形成，如Si02。在实施例中，可在介电层110上面和/或上方形成光致抗蚀
剂图案，并且介电层iio可使用一图案被选择性地移除。在实施例中，可形成暴露一部分下
部金属布线101的沟槽120。 根据实施例，可应用镶嵌工艺。在实施例中，在接触孔和/或通孔形成之后，也可 应用去除外来物质和/或氧化物的工艺。在实施例中，可执行氢等离子体处理工艺，作为去 除铜氧化物和/或副产物的工艺，所述铜氧化物可在沟槽120之上和/或上方的下侧处产 生，所述副产物可存留在晶片表面上面和/或上方。当要在沟槽120内形成的金属布线可以 含有在顶层上面和/或上方的金属布线时，铜氧化物可形成在沟槽120的下底部121上面 和/或上方。另外，副产物可存留在沟槽120的部分侧壁上。在实施例中，可执行氢等离子 体处理工艺以去除外来物质。在实施例中，氢等离子体处理工艺可用H2气体和/或如He、 Ar等惰性气体来形成等离子体。在实施例中，例如可利用激发的H+离子，在沟槽的下端和 /或侧壁物理地去除外来物质。 根据实施例，氢等离子体处理工艺可包含大体上去除形成在沟槽的下底部121上 面和/或上方的铜氧化物的工艺，其中沟槽的下底部121可以是下部金属布线101的上表 面。在实施例中，氢等离子体处理工艺可包含利用激发的氢离子去除铜氧化物的工艺。在 实施例中，氢等离子体处理工艺可涉及用于下部金属布线的氧化物去除工艺。在实施例中， 大体上去除沟槽120的侧壁122处产生的副产物可由氢等离子体处理工艺执行。在实施例 中，氢等离子体处理工艺可涉及用于沟槽和/或接触孔的副产物去除工艺。
参见图4，扩散阻挡层130和/或铜籽晶层140可例如被顺序地沉积在沟槽120上 面和/或上方。根据实施例，在扩散阻挡层130和/或铜籽晶层140在沟槽120内形成之 后，可加入电解质。在实施例中，在ECP工艺中使用的电解质可包括有机材料成分，如促进 剂、抑制剂和/或控制剂(lever)，其中该电解质可包括添加物，用来在铜间隙填充工艺期 间抑制空隙和/或接缝的形成。在实施例中，有机添加物可存在于电解质之中，从而可加速 从下至上的填充(bottom-up fill)。 参见图5，利用诸如铜籽晶层140在沟槽之中形成铜金属之后，通过CMP工艺可平 坦化铜金属的上表面。在实施例中，可形成上部金属布线150，例如图示。在实施例中，可执 行氢等离子体处理工艺，作为去除在沟槽之中产生的外来物质的工艺。在实施例中，根据实 施例制造的半导体器件可具有最大化的特性。 参见实例图6至图7，示意图示出执行了氢等离子体处理工艺的半导体器件的产 量与没有执行氢等离子体处理工艺的半导体器件的产量之间的比较。根据实施例，作为执 行氢等离子体处理的结果，晶片的缺陷分布可大体上均匀地形成，如图7所示，并且/或者 此类缺陷的数量可被相对显著地降低。在实施例中，晶片边缘的缺陷率可被相对显著地降 低，并且/或者晶片产量可被充分地大幅提高，例如提高了约50%到70% ，如图6所示。
参见实例图8和图9，坐标图示出了一半导体器件的电特性与根据实施例制造的 半导体器件的电特性之间的比较。在实施例中，氢等离子体处理不会显著不利地影响器件 的电特性，如薄层电阻(sheet resistance)、链电阻(chainresistance)和/或泄漏电流。 在实施例中，虽然可在形成扩散阻挡层之前，在沟槽内部和/或半导体衬底的上面和/或上方执行氢等离子体处理，但是如图8和图9分别所示的链电阻和/或泄漏电流等电特性可 与未执行氢等离子体处理时大体相似。 参见实例图IO和图ll，坐标图示出了不对栅极氧化物的Vramp进行氢等离子体处 理工艺与根据实施例进行的氢等离子体处理工艺之间的比较。参见图10，示出了用于nM0S 的比较图，参见图ll，示出了用于pMOS的比较图。虽然使用氢等离子体处理工艺可能要考 虑半导体器件的天线效应，但根据实施例的晶体管的特性没有实质的变化。如对比的结果 所示，虽然执行氢等离子体处理以去除沟槽内产生的外来物质，但半导体器件的产量可被 最大化，并且/或者半导体器件的特性不会受到显著不利的影响。 根据实施例，氢等离子体处理可在扩散阻挡层被沉积之前进行，且可用于充分去 除沟槽下部上面和/或上方的铜氧化物。在实施例中，氢等离子体处理可清除在氧化硅层 的表面之上和/或上方产生的杂质。在实施例中，氢等离子体处理可相对有效地去除会损 害氧化硅层与扩散阻挡层之间粘接的聚合物基(polymer-based)副产物。在实施例中，氢 等离子体处理可相对有效地充分防止铜流失。 根据实施例，通过解决线状铜流失的问题，并且/或者充分地防止这一问题的产 生，半导体器件的产量可被最大化。铜流失例如可从Cu FCT器件的顶部铜布线产生，并且 可集中地产生在晶片的边缘区域之上和/或上方。这样的缺陷会縮短(shorting)布线而 降低器件产量，这包含具有约为50%或更大的废品率(kill-ratio)的致命缺陷。在实施例 中，例如在沉积扩散阻挡层之前执行的氢等离子体处理可相对有效地解决这些问题。还有， 在介电层的表面和扩散阻挡层之间的不充分粘接可能导致铜流失。但是，在实施例中，可通 过氢等离子体处理来最小化晶片边缘的故障率(fail-rate)，并且/或者可最大化晶片产 量，例如提高约30%。 对本领域的技术人员显而易见并且明显的是，可对揭示的实施例做各种更改和变 化。因此，所揭示的实施例旨在覆盖显而易见和明显的更改与变化，只要它们落在所附的权 利要求及其等效范围之内。
权利要求
一种方法，包括如下步骤在金属布线上形成介电层；形成暴露所述金属布线的至少部分表面的接触孔；以及在所述接触孔的内侧上执行氧化物去除工艺。
2. 如权利要求1所述的方法，其中所述氧化物去除工艺包括含有激发的氢离子的氢等 离子体处理工艺。
3. 如权利要求2所述的方法，其中在所述金属布线的所述暴露表面和所述接触孔的侧 壁上执行所述氢等离子体处理工艺。
4. 如权利要求1所述的方法，其中 所述金属布线由铜形成；铜氧化物形成在所述金属布线的所述暴露表面上；以及 所述氢等离子体处理工艺含有激发的氢离子并充分去除了所述铜氧化物。
5. —种方法，包括如下步骤 在下部金属布线上形成介电层； 形成暴露所述下部金属布线的部分表面的沟槽； 在所述沟槽的内侧壁上执行副产物去除工艺；以及 在所述沟槽上形成扩散阻挡层。
6. 如权利要求5所述的方法，其中执行所述副产物去除工艺包括含有激发的氢离子的 氢等离子体处理工艺。
7. 如权利要求5所述的方法，其中执行所述副产物去除工艺包括在所述沟槽的所述侧 壁和所述沟槽的下底部上执行等离子体处理。
8. —种方法，包括如下步骤 在含有下部金属布线的衬底上形成介电层； 通过部分地蚀刻所述介电层形成沟槽； 在所述沟槽的内侧上执行等离子体处理；以 及 在所述沟槽上形成上部金属布线。
9. 如权利要求8所述的方法，其中所述等离子体处理包括含有激发的氢离子的氢等离 子体处理工艺。
10. 如权利要求8所述的方法，其中所述沟槽被形成为使得所述下部金属布线的部分上表面被暴露；以及 在所述沟槽上的所述下部金属布线上执行所述氢等离子体处理，以去除在所述上表面 上形成的氧化物。
全文摘要
一种形成半导体器件的金属布线的方法及其器件。形成金属布线的方法及其器件，可通过充分地去除在沟槽上和/或上方的氧化物，和/或通过充分地去除可能存留在晶片表面上和/或上方的副产物，使半导体产量最大化。形成半导体的金属布线的方法可包括在金属布线上和/或上方形成介电层。形成半导体的金属布线的方法可包括在介电层上和/或上方形成接触孔，所述接触孔可暴露金属布线的部分表面。形成半导体的金属布线的方法可包括在接触孔的内侧上和/或上方执行氧化物去除工艺，和/或在沟槽的内侧壁上和/或上方执行副产物去除工艺。
文档编号H01L21/768GK101740487SQ20091021183
公开日2010年6月16日 申请日期2009年11月5日 优先权日2008年11月5日
发明者金相喆 申请人:东部高科股份有限公司