半导体器件的形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。

背景技术：

mos(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底内的源漏区。

随着mos晶体管集成度越来越高，mos晶体管工作需要的电压和电流不断降低，晶体管开关的速度随之加快，随之对半导体工艺方面要求大幅度提高。因此，业界找到了替代sio2的高介电常数材料(high-kmaterial)作为栅介质层，以更好的隔离栅极结构和mos晶体管的其它部分，减少漏电。同时，为了与高k(k大于3.9)介电常数材料兼容，采用金属材料替代原有多晶硅作为栅电极层。高k栅介质层和金属栅电极构成金属栅极结构，使得mos晶体管的漏电进一步降低。

通常采用后栅工艺形成具有金属栅极结构的mos晶体管，在后栅工艺中，先在半导体衬底上形成伪栅极结构，在伪栅极结构两侧的半导体衬底上形成层间介质层，所述层间介质层的顶部表面和所述伪栅极结构的顶部表面齐平，然后去除伪栅极结构，在伪栅极结构定义的位置形成金属栅极结构。

然而，现有技术中形成半导体器件的方法中，栅介质层的表面粗糙度较大，导致不同的半导体器件之间的阈值电压的差异性较大。

技术实现要素：

本发明解决的问题是避免栅介质层的表面粗糙度大的问题，从而避免半导体器件阈值电压的差异性较大。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有层间介质层，所述层间介质层中具有贯穿其厚度的开 口，所述开口侧壁具有侧墙；在所述开口侧壁和底部形成硅层，所述硅层具有第一表面粗糙度；对所述硅层的表面进行修复刻蚀处理，使得所述硅层具有第二表面粗糙度，所述第二表面粗糙度小于第一表面粗糙度；进行修复刻蚀处理后，对所述硅层、所述开口侧壁的侧墙及开口底部的基底进行氧等离子体处理，在所述开口侧壁和底部形成厚度均匀的氧化硅层；去除所述氧化硅层后，在所述开口侧壁和底部形成栅介质层；在所述栅介质层表面形成填充满所述开口的金属栅电极。

可选的，所述修复刻蚀处理的工艺为化学下游刻蚀法。

可选的，所述化学下游刻蚀法的工艺参数为：刻蚀气体包括cf4和o2，cf4的流量为100sccm～1000sccm，o2的流量为5sccm～100sccm，源功率为100瓦～1500瓦，腔室压强为2mtorr～50mtorr，温度为0摄氏度～200摄氏度。

可选的，所述氧等离子体处理的工艺参数为：采用的气体包括氧气，所述氧气的流量为10sccm～1000sccm，源射频功率为100瓦～1500瓦，腔室压强为5mtorr～200mtorr，温度为25摄氏度～120摄氏度。

可选的，所述硅层的厚度为5埃～100埃。

可选的，形成所述硅层的工艺为原子层沉积工艺或等离子体化学气相沉积工艺。

可选的，去除所述氧化硅层的工艺为湿刻工艺或干刻工艺。

可选的，所述侧墙的材料为氧化硅、氮氧化硅或者碳氧化硅。

可选的，所述层间介质层的材料为氧化硅、氮氧化硅或者碳氧化硅。

可选的，所述栅介质层的材料为高k介质材料。

可选的，所述金属栅电极的材料为w、al、ti、cu、mo或pt。

与现有技术相比，本发明的技术方案具有以下优点：

在所述开口侧壁和底部形成具有第一表面粗糙度的硅层，所述第一表面粗糙度较大，由于对所述硅层表面进行了修复刻蚀处理，使得所述硅层具有第二表面粗糙度，所述第二表面粗糙度小于第一表面粗糙度，即通过修复刻蚀处理使得硅层的表面粗糙度降低，然后对所述硅层、所述开口侧壁的部分 侧墙及开口底部的部分基底进行氧等离子体处理，在所述开口侧壁和底部形成厚度均匀的氧化硅层，由于修复刻蚀处理后，所述开口的侧壁和底部的硅层的表面的粗糙度较小，且进行氧等离子体处理后形成的氧化层的厚度均匀，使得去除所述氧化层后，所述开口侧壁的侧墙表面和所述开口底部的基底表面的粗糙度较小，在粗糙度较小的侧壁表面和基底表面形成的栅介质层的表面粗糙度也较小，因而不同半导体器件对应的栅介质层的表面粗糙度的差异性较小，从而使得半导体器件的功函数的差异性减小，降低了半导体器件阈值电压的差异性。

附图说明

图1至图8是本发明第一实施例中半导体器件形成过程的结构示意图；

图9至图18是本发明第二实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术中形成的半导体器件的性能较差。

针对现有技术中半导体器件的形成方法进行研究，形成半导体器件的方法包括：提供半导体衬底；在所述半导体衬底上形成伪栅极结构；在所述伪栅极结构两侧侧壁形成侧墙；在所述伪栅极结构和侧墙两侧的半导体衬底中形成源漏区；形成源漏区后，在所述半导体衬底上形成覆盖所述侧墙侧壁的层间介质层；去除所述伪栅极结构，形成开口；在所述开口侧壁和底部形成栅介质层；在所述栅介质层表面形成填充满所述开口的金属栅电极。

上述方法中，由于在形成伪栅极结构的过程中，由于工艺的极限限制，形成的伪栅极结构侧壁的粗糙度较高，具体的，随着特征尺寸的减小，伪栅极结构的尺寸越来越小，定义伪栅极结构位置和尺寸的图形化的光刻胶层对光刻精度的要求较高，而受到光刻工艺的限制，所述图形化的光刻胶层侧壁难以完全垂直于半导体衬底表面，且所述图形化的光刻胶层在形成伪栅极结构的过程中会有损耗，受到刻蚀损伤的图形化的光刻胶层起到的掩膜作用变差，从而导致形成伪栅极结构的侧壁的表面粗糙度较大。形成侧墙后，侧墙和伪栅极结构之间的界面的粗糙度较大，当去除所述伪栅极结构后，导致开口侧壁的粗糙度较大，形成栅介质层后，导致所述开口侧壁的栅介质层的表 面粗糙度较大，导致不同半导体器件对应的栅介质层表面形貌的差异较大，因而不同半导体器件的阈值电压的差异性较大。

在此基础上，本发明提出一种半导体器件的形成方法，通过在所述开口侧壁和底部形成硅层，然后对所述硅层表面进行修复刻蚀处理，使得所述硅层的表面粗糙度降低，之后对所述硅层、所述开口侧壁的侧墙及开口底部的基底进行氧等离子体处理，在所述开口侧壁和底部形成厚度均匀的氧化硅层；去除所述氧化层后，所述开口侧壁的侧墙表面和所述开口底部的基底表面的粗糙度较小，当形成栅介质层后，使得形成的栅介质层的表面粗糙度较小，使得不同半导体器件对应的栅介质层的表面粗糙度的差异性较小，因而半导体器件的功函数的差异性减小，从而降低了半导体器件阈值电压的差异性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

第一实施例

图1至图8是本发明第一实施例中半导体器件形成过程的结构示意图。本实施例中，以所述半导体器件为平面mos晶体管为例进行说明。

参考图1，提供基底，所述基底为衬底100，所述基底上具有伪栅极结构110、位于伪栅极结构110两侧侧壁的侧墙120、覆盖侧墙120侧壁的层间介质层130，所述层间介质层130的顶部表面与所述伪栅极结构110的顶部表面齐平。

所述衬底100为后续形成半导体器件提供工艺平台。所述衬底100可以是单晶硅，多晶硅或非晶硅；所述衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述衬底100的材料为硅。

所述伪栅极结构110包括位于基底表面的伪栅介质层111和位于伪栅介质层111表面的伪栅电极112。本实施例中，所述伪栅介质层111的材料为氧化硅，所述伪栅电极112的材料为多晶硅。

形成伪栅极结构110的步骤为：在基底表面形成伪栅介质材料层(未图示)和位于所述伪栅介质材料层表面的伪栅电极材料层；图形化所述伪栅介质材料层和伪栅电极材料层，形成伪栅介质层111和伪栅电极112。

由于在形成伪栅极结构110的过程中，受到工艺的极限限制，形成的伪栅极结构110侧壁的粗糙度较高。

在一个实施例中，所述侧墙120包括覆盖伪栅极结构110侧壁的偏移侧墙和覆盖所述偏移侧墙的间隙侧墙。在另一个实施例中，所述侧墙120可以只包括间隙侧墙，所述间隙侧墙的作用为定义伪栅极结构110和后续形成的源漏区之间的距离。本实施例中，以所述侧墙120以只包括间隙侧墙为例进行说明。

形成所述侧墙120的工艺为：形成覆盖所述伪栅极结构110和基底的侧墙材料层；采用各向异性干刻工艺刻蚀所述侧墙材料层，在所述伪栅极结构110侧壁形成侧墙120。所述侧墙120的材料为氧化硅、氮氧化硅或者碳氧化硅。

由于伪栅极结构110侧壁的粗糙度较高，使得侧墙120和伪栅极结构110侧壁之间界面的粗糙度较高。

本实施例中，形成侧墙120后，在伪栅极结构110和侧墙120两侧的基底中形成源漏区，然后形成层间介质层130。

所述层间介质层130的材料为氧化硅、氮氧化硅或碳氧化硅。

形成层间介质层130的步骤为：形成覆盖伪栅极结构110、侧墙120和基底的层间介质材料层，所述层间介质材料层的整个表面高于伪栅极结构110的顶部表面；平坦化所述层间介质材料层直至暴露出伪栅极结构110的顶部表面，形成层间介质层130。

参考图2，去除所述伪栅极结构110(参考图1)，形成开口140。

去除所述伪栅极结构110的工艺为湿刻工艺或干刻工艺。

由于侧墙120和伪栅极结构110侧壁之间界面的粗糙度较高，导致去除所述伪栅极结构110后，所述开口140侧壁的侧墙120的表面粗糙度较高。

参考图3，在所述开口140的侧壁和底部形成硅层150，所述硅层150具有第一表面粗糙度。

所述硅层150的材料为硅。形成所述硅层150的工艺为沉积工艺，如等 离子体化学气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成硅层150。本实施例中，形成的硅层150不仅覆盖所述开口140侧壁的侧墙120和所述开口140底部的基底，还覆盖层间介质层130的顶部表面。

由于所述开口140侧壁的侧墙120的表面粗糙度较高，而形成的硅层150受到侧墙120表面粗糙度的影响，此时，所述硅层150具有第一表面粗糙度。

若所述硅层150的厚度小于5埃，使得后续对所述硅层150表面进行修复刻蚀处理的过程中，会将部分区域的硅层150消耗完，暴露出部分侧墙120，而后续修复刻蚀处理采用的化学下游刻蚀法目前只能针对硅材料进行处理，故使得部分区域失去修复刻蚀处理的材料基础；若所述硅层150的厚度大于100埃，使得后续氧等离子体处理的过程中，难以将硅层150完全氧化，尤其是难以将开口侧壁的硅层150完全氧化，使得后续去除氧化层后，还有部分硅层150残留在开口侧壁，增加了后续形成的栅极结构和位于源漏区上导电插塞之间的电容。故本实施例中，选择硅层150的厚度为5埃～100埃。

参考图4，对所述硅层150的表面进行修复刻蚀处理，使得所述硅层150具有第二表面粗糙度，所述第二表面粗糙度小于第一表面粗糙度。

采用化学下游刻蚀(cde，chemicaldownstreametch)法进行所述修复刻蚀处理。

在进行修复刻蚀处理之前，硅层150表面的粗糙度较大，尤其是所述开口140侧壁的硅层150表面的粗糙度较大，参考图5，所述硅层150表面具有突出区域以及与所述突出区域相对应的凹陷区域。

采用化学下游刻蚀法对硅层150表面进行修复刻蚀处理的过程为：在突出区域以及凹陷区域表面形成钝化膜160，且突出区域表面的钝化膜160厚度小于凹陷区域的钝化膜160的厚度；在工艺过程中产生气体，所述气体对钝化膜160进行刻蚀处理，直至钝化膜160被完全刻蚀去除。由于凹陷区域的钝化膜160的厚度大于突出区域的钝化膜160的厚度，且刻蚀工艺对硅层150也会进行一定的刻蚀，因此在刻蚀去除钝化膜160的过程中，所述修复气体会对硅层150表面的突出区域进行刻蚀，以减小突出区域的尺寸；重复沉积钝化膜160、刻蚀去除钝化膜160和刻蚀突出区域的步骤直至硅层150表面的 粗糙度满足要求。

其中，钝化膜160的材料为siof；在工艺过程中产生气体为sif，所述气体对钝化膜160进行刻蚀处理，同时对硅层150的突出区域进行刻蚀。

本实施例中，所述化学下游刻蚀法进行修复刻蚀处理的工艺参数为：刻蚀气体包括cf4和o2，cf4的流量为100sccm～1000sccm，o2的流量为5sccm～100sccm，源功率为100瓦～1500瓦，腔室压强为2mtorr～50mtorr，温度为0摄氏度～200摄氏度。

对所述硅层150的表面进行修复刻蚀处理后，所述硅层150具有第二表面粗糙度，所述第二表面粗糙度小于第一表面粗糙度。即采用化学下游刻蚀法对硅层150的表面进行修复刻蚀处理，进一步降低了硅层150的表面粗糙度。

参考图6，进行所述修复刻蚀处理后，对所述硅层150、所述开口140侧壁的侧墙120及开口底部的基底进行氧等离子体处理，在所述开口140侧壁和底部形成厚度均匀的氧化硅层170。

所述氧等离子体处理的目的为：将硅层150、所述开口140侧壁的部分侧墙120及开口底部的部分基底氧化。

由于进行所述修复刻蚀处理后，所述硅层150的表面粗糙度较小，在此基础上，进行氧等离子体处理，能够在所述开口140侧壁和底部形成厚度均匀的氧化硅层170。

所述氧等离子体处理采用的气体包括氧气。

若所述氧等离子体处理采用的氧气的流量小于10sccm，导致氧等离子体的密度下降，从而导致氧等离子体处理的效率过低，若氧气的流量大于1000sccm，造成工艺浪费。故本实施例中，所述氧等离子体处理的流量为10sccm～1000sccm。

若所述氧等离子体处理的温度低于25摄氏度，则氧等离子体的能量较低，导致氧等离子体对所述硅层150表面的轰击较弱，导致所述硅层150、侧墙120及基底中的硅原子和氧原子较难结合，若所述氧等离子体处理的温度高于 120摄氏度，则容易对其它元件造成损伤。故本实施例中，所述氧等离子体处理的温度选择为25摄氏度～120摄氏度。

所述氧等离子体处理的源射频功率使得所述氧气等离子体化，若所述源射频功率低于100瓦，则所述氧气不能被等离子体化，若所述源射频功率高于1500瓦，会增加制作成本且受到工艺条件的限制。故本实施例中，氧等离子体处理采用的高频射频功率为100瓦～1500瓦。

所述氧等离子体处理中采用的腔室压强为5mtorr～200mtorr。

参考图7，进行氧等离子体处理后，去除所述氧化硅层170(参考图6)。

去除所述氧化硅层170的工艺为湿刻工艺或干刻工艺。本实施中，采用湿刻工艺去除所述氧化硅层170，具体的，采用的刻蚀溶液为氢氟酸溶液，氢氟酸溶液的体积百分比浓度为20％～50％，温度为10摄氏度～50摄氏度。

由于修复刻蚀处理后，所述开口140侧壁和底部的硅层150的表面的粗糙度较小，且进行氧等离子体处理后形成的氧化硅层170的厚度均匀，使得去除所述氧化硅层170后，所述开口140侧壁的侧墙120表面和所述开口140底部的基底表面的粗糙度较小。

参考图8，去除所述氧化硅层170后，在所述开口140侧壁和底部形成栅介质层180；在所述栅介质层180表面形成填充满所述开口140的金属栅电极190。

所述栅介质层180的材料为高k介质材料(k大于3.9)，如hfo2、hfsio、hfsion、al2o3或zro2，所述金属栅电极190的材料为金属，如w、al、ti、cu、mo或pt。

形成栅介质层180和金属栅电极190的步骤为：采用沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺，形成覆盖层间介质层130、基底、侧墙120的栅介质材料层(未图示)和覆盖所述栅介质材料层的金属栅电极材料层，所述金属栅电极材料层的整个表面高于层间介质层130的顶部表面，然后平坦化所述栅介质材料层和金属栅电极材料层直至暴露出层间介质层130的顶部表面，形成栅介质层180和金属栅电极190。

本实施例中，在形成金属栅电极190之前，还可以形成覆盖栅介质层180的功函数层(未图示)，形成所述功函数层之后，再形成覆盖所述功函数层的金属栅电极190。所述功函数层能够调节半导体器件的阈值电压。

当所述半导体器件为p型mos晶体管，所述功函数层的材料为tan；当所述半导体器件为n型mos晶体管时，所述功函数层的材料为tial。形成所述功函数层的工艺为沉积工艺，如化学气相沉积工艺或原子层沉积工艺。

由于去除所述氧化硅层170后，所述开口140侧壁的侧墙120表面和所述开口140底部的基底表面的粗糙度较小，当形成栅介质层180后，使得形成的栅介质层180的表面粗糙度较小，因而不同半导体器件对应的栅介质层180的表面粗糙度的差异性较小，从而使得半导体器件的功函数的差异性减小，降低了半导体器件阈值电压的差异性。

进一步的，若所述半导体器件为p型mos晶体管时，且所述源漏区的材料为掺杂p型离子的锗化硅时，由于锗化硅对沟道具有应力，能够提高半导体器件的载流子迁移率，且本实施例中，在进行氧等离子体处理的过程中，对开口140底部的基底进行了氧等离子体处理，所以所述开口140底部的部分厚度的基底也会被氧化，从而在去除氧化硅层170后，会在基底中形成凹陷，使得沟道的位置相对于基底的表面下移，使得源漏区的掺杂p型离子的锗化硅对沟道施加的应力进一步增加。

第二实施例

图9至图18是本发明第二实施例中半导体器件形成过程的结构示意图。本实施例中，以所述半导体器件为鳍式场效应晶体管为例进行说明。

结合参考图9和图10，图10为沿着图9中鳍部延伸方向(a-a1轴线)得到的剖面图，提供基底，所述基底包括衬底200和位于衬底200表面的鳍部220；所述鳍部220表面具有横跨鳍部220的伪栅极结构230，伪栅极结构230覆盖部分鳍部220的顶部表面和侧壁。

所述衬底200为后续形成半导体器件提供工艺平台。所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述衬底200的材料为硅。

所述鳍部220通过图案化所述衬底200而形成。

所述衬底200表面还具有隔离结构210，隔离结构210的表面低于鳍部220的顶部表面，隔离结构210用于电学隔离相邻的鳍部220。所述隔离结构210的材料包括氧化硅或氮氧化硅。

所述伪栅极结构230包括横跨鳍部220的伪栅介质层231和覆盖伪栅介质层231的伪栅电极232。其中，伪栅介质层231位于隔离结构210表面、覆盖部分鳍部220的顶部表面和侧壁。所述栅介质层231的材料为氧化硅，所述伪栅电极232的材料为多晶硅。

形成伪栅极结构230的步骤为：在基底表面形成伪栅介质材料层(未图示)和位于所述伪栅介质材料层表面的伪栅电极材料层；图形化所述伪栅介质材料层和伪栅电极材料层，形成伪栅介质层231和伪栅电极232。

由于在形成伪栅极结构230的过程中，受到工艺的极限限制，形成的伪栅极结构230侧壁的粗糙度较高。

参考图11，图11为在图10基础上形成的示意图，在所述伪栅介质层231两侧侧壁形成侧墙240，然后在所述伪栅极结构230和侧墙240两侧的鳍部220中形成源漏区，然后在基底表面形成层间介质层250，所述层间介质层250覆盖伪栅极结构230侧壁，且所述层间介质层250的顶部表面与伪栅极结构230的顶部表面齐平。

在一个实施例中，所述侧墙240包括覆盖伪栅极结构230侧壁的偏移侧墙和覆盖所述偏移侧墙的间隙侧墙。在另一个实施例中，所述侧墙240可以只包括间隙侧墙，所述间隙侧墙的作用为定义伪栅极结构230和在鳍部220中形成的源漏区之间的距离。本实施例中，以所述侧墙240以只包括间隙侧墙为例进行说明。

形成所述侧墙240的工艺为：形成覆盖伪栅极结构230和基底的侧墙材料层；采用各向异性干刻工艺刻蚀所述侧墙材料层，在所述伪栅极结构230侧壁形成侧墙240。所述侧墙240的材料为氧化硅、氮氧化硅或者碳氧化硅。

由于伪栅极结构230侧壁的粗糙度较高，使得侧墙240和伪栅极结构230侧壁之间界面的粗糙度较高。

所述层间介质层250的材料为氧化硅、氮氧化硅或碳氧化硅。

形成所述层间介质层250的步骤为：形成覆盖鳍部220、伪栅极结构230、隔离结构210和衬底200的层间介质材料层，所述层间介质材料层的整个顶部表面高于伪栅极结构230的顶部表面；平坦化所述层间介质材料层直至暴露出伪栅极结构230的顶部表面，形成层间介质层250。

参考图12，去除所述伪栅极结构230，形成开口260。

去除所述伪栅极结构230的工艺为湿刻工艺或干刻工艺。

由于侧墙240和伪栅极结构230侧壁之间界面的粗糙度较高，使得去除所述伪栅极结构230后，所述开口260侧壁的侧墙240的表面粗糙度较高。

参考图13，在所述开口260的侧壁和底部形成硅层270，所述硅层270具有第一表面粗糙度。

本实施例中，形成的硅层270不仅覆盖所述开口260侧壁的侧墙240和所述开口260底部的基底，还覆盖层间介质层250的顶部表面。所述硅层270的材料为硅。形成硅层270的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。

由于所述开口260侧壁的侧墙240的表面粗糙度较高，而形成的硅层270受到侧墙240表面粗糙度的影响，此时，所述硅层270具有第一表面粗糙度。

若所述硅层270的厚度小于5埃，使得后续对所述硅层270表面进行修复刻蚀处理的过程中，会将部分区域的硅层270消耗完，暴露出部分侧墙240，而后续修复刻蚀处理采用的化学下游刻蚀法目前只能针对硅材料进行处理，故使得部分区域失去修复刻蚀处理的材料基础；若所述硅层270的厚度大于100埃，使得后续氧等离子体处理的过程中，难以将硅层270完全氧化，尤其是难以将开口260侧壁的硅层270完全氧化，使得后续去除氧化层后，还有部分硅层270残留在开口260侧壁，增加了后续形成的栅极结构和位于源漏区上导电插塞之间的电容。故本实施例中，选择硅层270的厚度为5埃～100埃。

参考图14，对所述硅层270的表面进行修复刻蚀处理，使得所述硅层270 具有第二表面粗糙度，所述第二表面粗糙度小于第一表面粗糙度。

采用化学下游刻蚀(cde，chemicaldownstreametch)法进行所述修复刻蚀处理。

在进行修复刻蚀处理之前，硅层270表面的粗糙度较大，尤其是所述开口260侧壁的硅层270表面的粗糙度较大，参考图15，所述硅层270表面具有突出区域以及与所述突出区域相对应的凹陷区域。

采用化学下游刻蚀法对硅层270表面进行修复刻蚀处理的过程为：在突出区域以及凹陷区域表面形成钝化膜280，且突出区域表面的钝化膜280厚度小于凹陷区域的钝化膜280的厚度；在工艺过程中产生气体，所述气体对钝化膜280进行刻蚀处理，直至钝化膜280被完全刻蚀去除。由于凹陷区域的钝化膜280的厚度大于突出区域的钝化膜280的厚度，且刻蚀工艺对硅层270也会进行一定的刻蚀，因此在刻蚀去除钝化膜280的过程中，所述修复气体会对硅层270表面的突出区域进行刻蚀，以减小突出区域的尺寸；重复沉积钝化膜280、刻蚀去除钝化膜280和刻蚀突出区域的步骤直至硅层270表面的粗糙度满足要求。

其中，钝化膜280的材料为siof；在工艺过程中产生气体为sif，所述气体对钝化膜280进行刻蚀处理，同时对硅层270的突出区域进行刻蚀。

本实施例中，所述化学下游刻蚀法进行修复刻蚀处理的工艺参数为：刻蚀气体包括cf4和o2，cf4的流量为100sccm～1000sccm，o2的流量为5sccm～100sccm，源功率为100瓦～1500瓦，腔室压强为2mtorr～50mtorr，温度为0摄氏度～200摄氏度。

对所述硅层270的表面进行修复刻蚀处理后，所述硅层270具有第二表面粗糙度，所述第二表面粗糙度小于第一表面粗糙度。即采用化学下游刻蚀法对硅层270的表面进行修复刻蚀处理，进一步降低了硅层270的表面粗糙度。

参考图16，进行所述修复刻蚀处理后，对所述硅层270、所述开口260侧壁的侧墙240及开口260底部的基底进行氧等离子体处理，在所述开口260侧壁和底部形成厚度均匀的氧化硅层271。

所述氧等离子体处理的目的为：将硅层270、所述开口260侧壁的部分侧墙240及开口260底部的部分基底氧化。

由于进行所述修复刻蚀处理后，所述硅层270的表面粗糙度较小，在此基础上，进行氧等离子体处理，能够在所述开口260侧壁和底部形成厚度均匀的氧化硅层271。

所述氧等离子体处理的工艺参数为：采用的气体包括氧气，所述氧气的流量为10sccm～1000sccm，源射频功率为100瓦～1500瓦，腔室压强为5mtorr～200mtorr，温度为25摄氏度～120摄氏度。

具体的，关于氧等离子体处理参数范围的设定理由参照第一实施例，不再详述。

参考图17，进行氧等离子体处理后，去除所述氧化硅层271(参考图16)。

去除所述氧化硅层271的方法参照第一实施例中去除所述氧化硅层170的方法，不再详述。

由于修复刻蚀处理后，所述开口260侧壁和底部的硅层270的表面的粗糙度较小，且进行氧等离子体处理后形成的氧化硅层271的厚度均匀，使得去除所述氧化硅层271后，所述开口260侧壁的侧墙240表面和所述开口260底部的基底表面的粗糙度较小。

参考图18，去除所述氧化硅层271后，在所述开口260侧壁和底部形成栅介质层290；在所述栅介质层290表面形成填充满所述开口260的金属栅电极291。

形成栅介质层290和金属栅电极291的方法参照第一实施例，不再详述。

本实施例中，在形成金属栅电极291之前，还可以形成覆盖栅介质层290的功函数层(未图示)，形成所述功函数层之后，再形成覆盖所述功函数层的金属栅电极291。所述功函数层能够调节半导体器件的阈值电压。形成所述功函数层的方法参照第一实施例，不再详述。

由于去除所述氧化硅层271后，所述开口260侧壁的侧墙240表面和所述开口260底部的基底表面的粗糙度较小，使得形成的栅介质层290的表面 粗糙度较小，因而不同半导体器件对应的栅介质层290的表面粗糙度的差异性较小，从而使得半导体器件的功函数的差异性减小，降低了半导体器件阈值电压的差异性。

进一步的，若所述半导体器件为p型鳍式场效应晶体管时，且所述源区和漏区的材料为掺杂p型离子的锗化硅时，由于锗化硅对沟道具有应力，能够提高半导体器件的载流子迁移率，且本实施例中，在进行氧等离子体处理的过程中，对开口260底部的基底进行了氧等离子体处理，所以所述开口260底部的部分厚度的基底也会被氧化，从而在去除氧化硅层271后，会在基底中形成凹陷，使得鳍部220顶部的沟道的位置相对于鳍部220的顶部表面下移，使得源区和漏区的掺杂p型离子的锗化硅对沟道施加的应力进一步增加。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。