半导体器件及其形成方法与流程

本申请要求于2015年5月13日在韩国知识产权局提交的韩国专利申请第10-2015-0066565号的优先权，其公开内容通过引用全部合并于此。

技术领域

本公开的各示例实施例涉及半导体器件以及形成半导体器件的方法。

背景技术：

多栅晶体管可以用于增加半导体器件的密度。多栅晶体管可以包括鳍形状或纳米线形状的硅体以及硅体的表面上的栅极。

多栅晶体管可以允许通过使用三维沟道形成具有高密度的小器件。此外，多栅晶体管可以增强电流控制能力而不增加栅极长度，因此可以有效地控制短沟道效应(SCE)。

技术实现要素：

各示例实施例提供具有增强的器件隔离特性的半导体器件。

各示例实施例还提供形成具有增强的器件隔离特性的半导体器件的方法。

一种半导体器件可以包括限定鳍的第一深度的第一沟槽、可以大于所述第一深度的第二深度的第二沟槽以及所述鳍上的第一栅极和第二栅极。所述第一栅极和所述第二栅极可以横越所述鳍并且彼此相邻。所述半导体器件还可以包括在所述鳍中的并且在所述第一栅极与所述第二栅极之间的第三沟槽以及分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中的第一器件隔离层、第二器件隔离层和第三器 件隔离层。所述第三沟槽可以具有可小于所述第一深度的第三深度，并且所述第一器件隔离层、所述第二器件隔离层和所述第三器件隔离层可以包括彼此不同的材料。

根据各种实施例，所述第一器件隔离层可以包括“东燃”硅氮烷(Tonen Silazane，简称为TOSZ)或者可流动化学气相沉积(FCVD)氧化物，并且所述第二器件隔离层可以包括高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物。

在各种实施例中，所述第三器件隔离层可以包括氮化物。

在各种实施例中，所述第三器件隔离层可以包括TOSZ或者FCVD氧化物并且可以具有比所述第一器件隔离层的抗蚀性更低的抗蚀性。

根据各种实施例，所述第一器件隔离层可以具有比所述第二器件隔离层优越的间隙填充性能。

根据各种实施例，所述第二器件隔离层可以具有比所述第一器件隔离层和所述第三器件隔离层的收缩率更低的收缩率。

在各种实施例中，所述第三器件隔离层可以具有比所述第一器件隔离层的抗蚀性更低的抗蚀性。

根据各种实施例，所述第二器件隔离层的上部分可以与所述第一器件隔离层直接接触。

在各种实施例中，所述半导体器件还可以包括：在所述第三器件隔离层上的并且在所述第一栅极与所述第二栅极之间的第四器件隔离层。所述第四器件隔离层可以包括第一区和第二区，并且所述第一区的宽度可以不同于所述第二区的宽度。

在各种实施例中，所述第二区可以在所述第三器件隔离层与所述第一区之间，并且所述第一区的宽度可以大于所述第二区的宽度。

一种半导体器件可以包括限定鳍的第一深度的第一沟槽、在平面图中与所述第一沟槽重叠并且具有大于所述第一深度的第二深度的第二沟槽、所述鳍上的第一金属栅极和第二金属栅极、以及在所述鳍中的并且在所述第一金属栅极和所述第二金属栅极的对应的侧面上的多个源极/漏极区。所述第一金属栅极和所述第二金属栅极可以横越所述鳍并且彼此相邻。所述半导体器件还可以包括：在所述鳍中 的并且在所述第一金属栅极与所述第二金属栅极之间的第三沟槽；以及分别在所述第一沟槽、所述第二沟槽和所述第三沟槽中的第一器件隔离层、第二器件隔离层和第三器件隔离层。所述第三沟槽可以具有可大于所述源极/漏极区的深度并且小于所述第一深度的第三深度。所述第二器件隔离层的上部分可以与所述第一器件隔离层直接接触。

一种制造半导体器件的方法可以包括：通过刻蚀衬底形成第一深度的第一沟槽，来形成鳍；在所述第一沟槽中形成第一器件隔离层；通过刻蚀所述第一器件隔离层和所述衬底，来形成可以大于所述第一深度的第二深度的第二沟槽；在所述第二沟槽中形成第二器件隔离层；在所述鳍上形成多个虚设栅极；通过刻蚀所述虚设栅极中的至少一个以及所述鳍，来形成可以小于所述第一深度的第三深度的第三沟槽；以及在所述第三沟槽中形成第三器件隔离层。

根据各种实施例，所述第一器件隔离层、所述第二器件隔离层和所述第三器件隔离层可以包括彼此不同的材料。

在各种实施例中，所述第一器件隔离层可以包括“东燃”硅氮烷(TOSZ)或者可流动化学气相沉积(FCVD)氧化物，并且所述第二器件隔离层可以包括高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物。

根据各种实施例，所述第三器件隔离层可以包括氮化物。

根据各种实施例，所述第三器件隔离层可以包括TOSZ或者FCVD氧化物并且可以具有比所述第一器件隔离层的抗蚀性更低的抗蚀性。

在各种实施例中，所述方法还可以包括：在形成所述第一器件隔离层之后并且在形成所述第二器件隔离层之前，在第一温度下进行第一退火处理；以及在形成所述第三器件隔离层之后，在可以低于所述第一温度的第二温度下进行第二退火处理。

在各种实施例中，所述第二器件隔离层的上部分可以与所述第一器件隔离层直接接触。

在各种实施例中，所述方法还可以包括：在所述第三器件隔离层上形成第四器件隔离层。所述第四器件隔离层可以包括第一区和第二区，并且所述第一区的宽度可以不同于所述第二区的宽度。

根据各种实施例，所述第二区可以在所述第三器件隔离层与所述第一区之间，并且所述第一区的宽度可以大于所述第二区的宽度。

一种形成半导体器件的方法可以包括：形成从衬底突出的鳍；在所述鳍的侧面上以及在所述衬底上形成第一器件隔离层；以及形成第二器件隔离层，所述第二器件隔离层延伸通过所述第一器件隔离层并且将包括所述鳍的第一有源区与第二有源区分离。所述第二器件隔离层可以包括从所述第一器件隔离层的下表面延伸到所述衬底中的下部分，并且所述第二器件隔离层可以包括与所述第一器件隔离层的材料不同的材料。

在各种实施例中，所述方法还可以包括：在形成所述第二器件隔离层之后，形成横越所述鳍的第一栅极、第二栅极和第三栅极，所述第二栅极在所述第一栅极与所述第三栅极之间；在所述第一栅极、所述第二栅极和所述第三栅极的对应的侧面上形成多个第一间隔件、多个第二间隔件和多个第三间隔件；去除所述第二栅极以在所述多个第二间隔件之间形成开口；以及在所述开口中形成第三器件隔离层。所述第三器件隔离层可以包括延伸到所述鳍中的下部分以及高于所述第一器件隔离层的最下表面的最下表面。

根据各种实施例，所述第三器件隔离层可以包括与所述第一器件隔离层和所述第二器件隔离层的材料不同的材料。

根据各种实施例，所述第一器件隔离层可以包括“东燃”硅氮烷(TOSZ)或者可流动化学气相沉积(FCVD)氧化物，所述第二器件隔离层可以包括高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物，并且所述第三器件隔离层可以包括氮化物、TOSZ或者FCVD氧化物。

在各种实施例中，所述第二器件隔离层的最上表面可与所述第一器件隔离层的最上表面共面。

根据各种实施例，所述第二器件隔离层的侧面可以接触所述第一器件隔离层。

在各种实施例中，所述第一器件隔离层可以包括“东燃”硅氮烷(TOSZ)或者可流动化学气相沉积(FCVD)氧化物，并且所述第二 器件隔离层可以包括高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物。

一种形成半导体器件的方法可以包括：形成从衬底突出的鳍；以及在所述鳍的侧面上形成第一器件隔离层。所述第一器件隔离层可以包括在从所述鳍的上表面起的第一深度处的最下表面，并且可以包括第一材料。所述方法还可以包括形成延伸通过所述第一器件隔离层的第二器件隔离层。所述第二器件隔离层包括在从所述鳍的上表面起的大于所述第一深度的第二深度处的最下表面，并且包括第二材料。所述方法还可以包括：形成横越所述鳍的第一栅极和第二栅极；以及在所述第一栅极与所述第二栅极之间形成第三器件隔离层。所述第三器件隔离层可以延伸到所述鳍中，可以包括在从所述鳍的上表面起的小于所述第一深度的第三深度处的最下表面，并且可以包括不同于所述第一材料和所述第二材料的第三材料。

根据各种实施例，第一材料可以包括“东燃”硅氮烷(TOSZ)或者可流动化学气相沉积(FCVD)氧化物，并且所述第二材料可以包括高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物。

在各种实施例中，所述第三材料可以包括氮化物。

在各种实施例中，所述第二材料可以具有比所述第一材料和所述第三材料的收缩率更低的收缩率。

附图说明

通过参照附图详细地描述本公开的各示例实施例，本公开的目的、特征和优点对于本领域普通技术人员将变得更加清楚，在附图中：

图1为根据一些示例实施例的半导体器件的布局图；

图2为图1的区域A的透视图；

图3为沿着图1的线B-B截取的截面图，图4为沿着图1的线C-C截取的截面图；

图5为图3的区域D的截面图；

图6为根据一些示例实施例的半导体器件的截面图；

图7为图6的区域R的截面图；

图8为根据一些示例实施例的半导体器件的截面图；

图9为根据一些示例实施例的半导体器件的截面图；

图10为根据一些示例实施例的半导体器件的截面图；

图11至图16为根据一些示例实施例的半导体器件的截面图；

图17为根据一些示例实施例的半导体器件的电路图；

图18为图17的半导体器件的布局图；

图19为包括根据一些示例实施例的半导体器件的SoC系统的框图；

图20为包括根据一些示例实施例的半导体器件的电子系统的框图；

图21至图23示出了包括根据一些示例实施例的半导体器件的各个示例半导体系统；以及

图24至图32为示出形成根据一些示例实施例的半导体器件的方法的截面图。

具体实施方式

现在将参照示出各示例实施例的附图在下文中更加全面地描述本发明构思。然而，本发明构思可按照许多不同的形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开是彻底和完整的，并且向本领域技术人员充分地传达本发明构思的范围。相同的附图标记在本说明书中始终表示相同的部件。在附图中，为了清楚起见，各个层和区的厚度可以被放大。

应当理解，当一个元件或层被称作“连接至”或者“耦接至”另一个元件或层时，所述一个元件或层可以直接连接或者耦接至另一个元件或层，或者也可以存在中间元件或中间层。相反，当一个元件被称作“直接连接至”或者“直接耦接至”另一个元件或层时，不存在中间元件或中间层。如在本文中使用的那样，术语“和/或”包括所关联的列出的项目中的一个或多个的任何及全部组合。

还应当理解，当一个层被称作在另一个层或衬底“上”时，所 述一个层可以直接在另一个层或衬底上，或者也可以存在中间层。相反，当一个元件被称作“直接”在另一个元件“上”时，不存在中间元件。

应当理解，虽然术语“第一”、“第二”等在本文中可以用于描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件与另一个元件。因此，例如，下面讨论的第一元件、第一部件或者第一部分在不脱离本发明构思的指教的前提下可以被称为第二元件、第二部件或者第二部分。

除非在本文中另外指示或者在上下文中清楚地否认，术语“一个”和“一”和“该”以及类似指示语在描述本发明构思的上下文中(特别是在随附的权利要求中)的使用应当理解为覆盖单数和复数两者。除非另外表示，术语“包括……的”、“具有……的”、“包含……的”、以及“含有……的”应理解为开放式术语(即，意味着“包括，但不限于”)。

除非另外定义，在本文中使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员之一所通常理解的相同的含义。需注意，除非另外指定，在本文中提供的任何及全部示例或术语的使用仅旨在更好地说明本发明构思并且不作为对本发明构思的范围的限制。此外，除非另外定义，在通常使用的词典中定义的所有术语不可在过于正式的意义上进行解释，除非在本文中明确地这样定义。

图1为根据一些示例实施例的半导体器件的布局图。图2为图1的区域A的透视图。图3为沿着图1的线B-B截取的截面图，图4为沿着图1的线C-C截取的截面图。图5为图3的区域D的截面图。

参照图1，根据一些示例实施例的半导体器件可以包括衬底10上的有源区ACT1、ACT2、ACT3。衬底10可以由从Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP中选择的一个或多个半导体材料形成。此外，可以使用绝缘体上硅(SOI)衬底。当衬底10为SOI时，半导体器件可以具有增强的响应速度。

鳍F1、F2、F3可以沿着第一方向X延长。鳍F1、F2、F3可以是衬底10的一部分，并且可以包括从衬底10生长的外延层。衬底 10和鳍F1、F2、F3可以包括相同的材料或者不同的材料。例如，衬底10可以包括Si，并且鳍F1、F2、F3可以包括外延生长的SiGe和/或SiC。

如图1所示，鳍F1、F2、F3可以是矩形形状，但是各示例实施例不限于此。鳍F1、F2、F3的各个角部分可以以微小的倾斜度切割(即，各个角部分可以切割为具有倒角的形状)。在一些实施例中，鳍F1、F2、F3的各个长侧面可以在第一方向X上延伸，并且各个短侧面可以在第二方向Y上延伸，如图1所示。

两个鳍F1和F3可以形成在有源区ACT1中，并且一个鳍F2可以形成在有源区ACT2中。虽未示出，至少一个鳍也可以形成在有源区ACT3中。

多个金属栅极NG1至NG8以及第三器件隔离层(或者绝缘栅极)IG1可以沿着第二方向Y延长。多个金属栅极NG1至NG8以及第三器件隔离层IG1的各个长侧面可以在第二方向Y上延伸，并且各个短侧面可以在第一方向X上延伸。

多个金属栅极NG3至NG5可以形成在鳍F1上，并且多个金属栅极NG6至NG8可以形成在鳍F2上。多个金属栅极NG3至NG5可以横越鳍F1，并且多个金属栅极NG6至NG8可以横越鳍F2。为了说明的便利，图1示出了使用一个鳍的鳍型晶体管(即，单鳍结构)。然而，各示例实施例不限于此。因此，在一些实施例中，鳍型晶体管可以包括两个或多个鳍并且可以具有双鳍结构或者多鳍结构。双鳍结构包括至少一个与两个鳍交叉的金属栅极。

多个金属栅极NG1、NG2以及第三器件隔离层IG1可以形成在鳍F3上。第三器件隔离层IG1可以形成在金属栅极NG1、NG2之间以使金属栅极NG1、NG2彼此电隔离。第三器件隔离层IG1的下部分可以延伸到鳍F3中。第三器件隔离层IG1可以通过替换工艺形成。因此，第三器件隔离层IG1与紧邻的金属栅极NG1之间的间距可以相同于第三器件隔离层IG1与紧邻的金属栅极NG2之间的间距。在一些实施例中，第三器件隔离层IG1可以从紧邻的金属栅极NG1和紧邻的金属栅极NG2分隔开相同的距离，如图1所示。

限定鳍F1、F2、F3的浅槽隔离(STI)可以包括第一深度的第一沟槽。限定有源区ACT1、ACT2、ACT3的深槽隔离(DTI)可以包括大于第一深度的第二深度的第二沟槽。第三器件隔离层(或者绝缘栅极)IG1可以包括小于第一深度的第三深度的第三沟槽。因此，根据一些示例实施例的半导体器件可以包括具有不同深度的三个隔离结构。

参照图2至图5，金属栅极NG1至NG8可以在鳍F1、F2、F3上沿着第二方向Y延伸，第二方向Y与鳍F1、F2、F3所延长的第一方向X交叉。虽然图2示出了金属栅极NG1至NG8沿着第二方向Y延伸，但是各示例实施例不限于此。金属栅极NG1至NG8可以以锐角或钝角与鳍F1、F2、F3交叉。如图2所示，金属栅极NG1至NG8可以在第一方向X上彼此分隔开。

金属栅极NG1至NG8中的每一个可以包括第一金属层MG1和第二金属层MG2。金属栅极NG1至NG8可以由彼此堆叠的第一金属层MG1和第二金属层MG2中的两个或多个形成。第一金属层MG1可以起调节功函数的作用，并且第二金属层MG2可以起填充第一金属层MG1所限定的空间的作用。

第一金属层MG1可以是这样的形式：其沿着栅极绝缘层40的上表面和第二金属层MG2的侧表面向上延伸，如图5所示。此外，第一金属层MG1可以在第二方向Y上沿着第一器件隔离层20的上部分以及鳍F1、F2、F3的侧壁和上部分共形地延伸。

例如，第一金属层MG1可以包括TiN、TaN、TiC、TiAlC以及TaC中的至少一种。例如，第二金属层MG2可以包括W或Al。然而，各示例实施例不限于此，并且第一金属层MG1和第二金属层MG2的配置可以变化。

例如，金属栅极NG1至NG8可以通过栅极替换工艺形成，但是各示例实施例不限于此。

栅极绝缘层40可以形成在金属栅极NG1至NG8的下部分上。栅极绝缘层40可以包括具有比氧化硅层的介电常数更高的介电常数的高k介电材料。例如，栅极绝缘层40可以包括HfO₂、ZrO₂、LaO、Al₂O₃ 或者Ta₂O₅，但不限于此。

上文描述的栅极绝缘层40可以形成为沿着鳍F1、F2、F3的上表面和金属栅极NG1至NG8的侧表面向上延伸的配置。此外，栅极绝缘层40可以在第二方向Y上沿着第一器件隔离层20的上表面以及鳍F1、F2、F3的侧表面和上表面延伸。

间隔件50可以形成在金属栅极NG1至NG8的至少一侧上。在一些示例实施例中，间隔件50可以形成在金属栅极NG1至NG8的两侧上。如图5所示，可以形成I型间隔件50，但是各示例实施例不限于此。在一些示例实施例中，间隔件50的形状可以具有不同的形状。

例如，间隔件50可以包括氮化物层。具体地，间隔件50可以包括氮化硅层。然而，各示例实施例不限于此，并且间隔件50可以包括不同于氮化物的材料。例如，间隔件50可以包括氧化物层和/或氮氧化物层。

盖层60可以布置在金属栅极NG1至NG8上。盖层60可以在第二方向Y上延伸。盖层60的上表面可以与间隔件50的上表面实质上共面。换言之，盖层60的上表面的高度和间隔件50的上表面的高度可以实质上彼此相同。

例如，盖层60可以包括氮化硅层和氮氧化硅层中的至少一种。然而，各示例实施例不限于此，并且盖层60可以包括不同的材料。此外，在一些示例实施例中，可以不形成盖层60。

源极/漏极区30可以布置在金属栅极NG1至NG8的两侧上。源极/漏极区30可以布置在鳍F1、F2、F3中。也就是说，源极/漏极区30可以形成在鳍F1、F2、F3的部分刻蚀的区域中。

源极/漏极区30可以是升高的源极/漏极区。因此，源极/漏极区30的上表面可以高于鳍F1、F2、F3的上表面。

在一些实施例中，半导体器件可以是PMOS晶体管，并且源极/漏极区30可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数更大的晶格常数的SiGe。压应力材料对金属栅极NG1至NG8下方的鳍F1、F2、F3(即，沟道区)施加压缩应力，因此增强各沟道区中的载流子的迁移率。

在一些实施例中，半导体器件可以是NMOS晶体管，并且源极/漏极区30可以包括与衬底10相同的材料或者拉应力材料。例如，当衬底10为Si时，源极/漏极区30可以是Si，或者是具有比Si的晶格常数更小的晶格常数的其他材料(例如，SiC、SiP)。高拉应力材料可以对金属栅极NG1至NG8下方的鳍F1、F2、F3(即，沟道区)施加拉伸应力，因此增强各沟道区中的载流子的迁移率。

上文描述的源极/漏极区30可以通过外延生长工艺形成，但是各示例实施例不限于此。

硅化物层32可以形成在源极/漏极区30上。硅化物层32可以沿着源极/漏极区30的上表面形成。硅化物层32在源极/漏极区30与接触件34接触时可以起减小薄层电阻或接触电阻的作用。硅化物层32可以包括导电材料，例如Pt、Ni或Co。

形成在硅化物层32上的接触件34可以由导电材料形成。例如，接触件34可以包括W、Al、或Cu，但不限于此。

层间绝缘层70可以覆盖间隔件50和盖层60。接触件34可以通过层间绝缘层70。

根据一些示例实施例的半导体器件可以包括分别在第一沟槽T1、第二沟槽T2和第三沟槽T3中的第一器件隔离层20、第二器件隔离层90和第三器件隔离层IG1，并且第一沟槽T1、第二沟槽T2和第三沟槽T3可以具有从鳍F1、F2、F3的上表面的不同深度(即，D1、D2和D3)。

仍然参照图2和图3，鳍F1、F2、F3可以从衬底10延伸，并且第一器件隔离层20可以部分地覆盖鳍F1、F2、F3的侧壁，并且可以暴露鳍F1、F2、F3的上部分。第一器件隔离层20可以在鳍F1、F2、F3的侧壁上。

第一器件隔离层20的上表面可以形成为低于鳍F1、F2、F3的上表面。然而，各示例实施例不限于此。在一些实施例中，第一器件隔离层20的上表面可以高于鳍F1、F2、F3的上表面，或者在与鳍F1、F2、F3的上表面实质上相同的高度处。

第一器件隔离层20可以形成在第一深度D1的第一沟槽T1中。

如图3所示，第二器件隔离层90限定有源区ACT1、ACT2、ACT3。第二器件隔离层90可以将有源区ACT1与邻近于有源区ACT1的有源区ACT2分离。

第二器件隔离层90形成在大于第一深度D1的第二深度D2的第二沟槽T2中。第二沟槽T2可以形成为在平面图中与第一沟槽T1部分地重叠。因此，第二器件隔离层90可以形成为在平面图中与第一器件隔离层20部分地重叠。如图3所示，第一器件隔离层20和第二器件隔离层90可以彼此重叠并且可以在截面中形成T形状。例如，第二器件隔离层90的上部分可以与第一器件隔离层20直接接触。在一些实施例中，第二器件隔离层90可以延伸通过第一器件隔离层20，并且第二器件隔离层90的下部分可以延伸到第一器件隔离层20的下表面之外，如图3所示。第二器件隔离层90的下部分可以在衬底10中。因此，第一器件隔离层20的最下表面可以高于第二器件隔离层90的最下表面。第二器件隔离层90的一侧可以接触第一器件隔离层20。

第二器件隔离层90的上表面可以与第一器件隔离层20的上表面共面。然而，各示例实施例不限于此。因此，在一些实施例中，第二器件隔离层90的上表面可以形成在与第一器件隔离层20的上表面不同的高度处。

如图3和图5所示，第三器件隔离层IG1可以形成在相邻的金属栅极NG1、NG2之间并且可以使相邻的金属栅极NG1、NG2电隔离。因此，半导体器件可以具有增强的工作可靠性。

第三器件隔离层IG1与紧邻的金属栅极NG1之间的间距可以相同于第三器件隔离层IG1与紧邻的金属栅极NG2之间的间距。在一些实施例中，第三器件隔离层IG1可以通过替换工艺形成。在一些实施例中，第三器件隔离层IG1与紧邻的金属栅极NG1之间的距离D4以及第三器件隔离层IG1与紧邻的金属栅极NG2之间的距离D4可以是相同的。

第三器件隔离层IG1的下表面可以布置地高于鳍F1、F2、F3的下表面。此外，第三器件隔离层IG1的下表面可以布置地高于第一器 件隔离层20的下表面。此外，在一些示例实施例中，第三器件隔离层IG1的宽度可以形成为窄于第一器件隔离层20的宽度。

第三器件隔离层IG1的上表面可以与相邻的金属栅极NG1、NG2的上表面共面。金属栅极NG1、NG2的上表面可以是盖层60的上表面，或者在当盖层60未形成时的第二金属层MG2的上表面。在一些实施例中，第三器件隔离层IG1的上表面可以与相邻的金属栅极NG1、NG2的I型间隔件50的上表面共面。

在一些示例实施例中，第一器件隔离层20、第二器件隔离层90和第三器件隔离层IG1可以包括彼此不同的材料。

如本发明人们所领会的，各种不同的器件存在于半导体器件中。因此，对于每个器件的适当的隔离必须满足各种不同的击穿电压(BV)。此外，如本发明人们所领会的，一个深槽隔离的使用会在随后的工艺中引起诸如空隙或应力等问题。因此，加工余量会减小并且制造过程会变得困难。根据一些示例实施例的半导体器件可以包括不同深度的沟槽中的器件隔离层。因此，可以为具有不同BV的器件提供有效的隔离。

此外，如本发明人们所领会的，可以有必要的是，第一器件隔离层20具有比第二器件隔离层90优越的间隙填充性能，并且第二器件隔离层90具有比第一器件隔离层20和第三器件隔离层IG1的收缩率更低的收缩率。考虑到第三沟槽T3的窄的宽度，第三器件隔离层IG1(或者第三器件隔离层IG1中的绝缘层140)可以必须具有优越的间隙填充性能。第三器件隔离层IG1可以包括不要求高温处理的材料。

在一些实施例中，第一器件隔离层20可以包括例如“东燃”硅氮烷(TOSZ)或者可流动化学气相沉积(FCVD)氧化物，并且第二器件隔离层90可以包括例如高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物。第三器件隔离层IG1可以包括例如氮化物。

在一些实施例中，TOSZ或FCVD氧化物可以用于第三器件隔离层IG1。在TOSZ或FCVD氧化物形成在第一沟槽T1中之后，可以进行高 温(例如，1000℃以上)下的退火。因此，形成第一器件隔离层20。在TOSZ或FCVD氧化物形成在第三沟槽T3中之后，可以进行低温(例如，700℃以下)下的退火。因此，可以形成第三器件隔离层IG1。在一些示例实施例中，第一器件隔离层20和第三器件隔离层IG1均可以包括TOSZ或FCVD氧化物，退火处理可以如上文描述地进行，并且第一器件隔离层20和第三器件隔离层IG1可以具有不同的刻蚀速率。例如，第一器件隔离层20可以比第三器件隔离层IG1硬，并且第三器件隔离层IG1可以具有比第一器件隔离层20的抗蚀性更低的抗蚀性。

如上文说明，通过形成第一器件隔离层20、第二器件隔离层90和第三器件隔离层IG1(其中每一个形成在具有不同深度的沟槽T1、T2、T3中)，可以改善器件隔离特性。

第三器件隔离层IG1的各种不同的形式将参照图6至图15来说明。

图6为根据一些示例实施例的半导体器件的截面图。图7为图6的区域R的截面图。为了说明的便利，下面将主要说明没有在上面参照图1至图5说明的不同之处。

参照图6和图7，第三器件隔离层140(或IG1)的下表面可以低于源极/漏极区30的下表面。例如，第三器件隔离层140可以包括氮化物层。

内间隔件119可以形成在第三器件隔离层140的侧表面上。内间隔件119可以在第三器件隔离层140的形成过程中起减少或者可防止对相邻的源极/漏极区30的损伤的作用。例如，内间隔件119可以包括氧化物层。

虚设间隔件117可以形成在内间隔件119的侧表面上。虚设间隔件117可以包括具有宽度W12的下部区以及具有小于宽度W12的宽度W11的上部区。因此，在一些示例实施例中，虚设间隔件117可以具有阶梯式上表面，如图7所示。

虚设间隔件117的上表面的高度可以小于间隔件50的上表面的高度。具体地，虚设间隔件117的上部区的上表面的高度可以小于间 隔件50的上表面的高度。

此外，虚设间隔件117的上表面的高度可以高于内间隔件119的上表面的高度。具体地，虚设间隔件117的上部区的上表面的高度可以大于内间隔件119的上表面的高度。例如，虚设间隔件117可以包括氮化物层。

第四器件隔离层144可以形成在第三器件隔离层140上。

第四器件隔离层144可以包括具有相对较小的宽度W2的下部区(即，第二区)以及具有相对较大的宽度W1的上部区(即，第一区)。如图7所示，第四器件隔离层144的上部区可以形成在虚设间隔件117的上表面上，并且第四器件隔离层144的下部区可以形成在虚设间隔件117的侧表面和内间隔件119的上表面上。

第四器件隔离层144的宽度W1、W2可以大于第三器件隔离层140的宽度W3。

具体地，形成在虚设间隔件117的侧表面和内间隔件119的上表面上的第四器件隔离层144的下部区的宽度W2可以大于形成在内间隔件119的侧表面上的第三器件隔离层140的宽度W3，并且形成在虚设间隔件117的上表面上的第四器件隔离层144的宽度W1可以大于第四器件隔离层144的下部区的宽度W2。

第三器件隔离层140和第四器件隔离层144的形状可以在第三器件隔离层140和第四器件隔离层144的形成过程中增强间隙填充性能。

例如，第四器件隔离层144可以包括氧化物层。

保护层148可以形成在第四器件隔离层144上。保护层148可以在制造根据各示例实施例的半导体器件的过程中起保护下层的各绝缘层的作用。例如，保护层148可以包括氮化物层。

图8为根据一些示例实施例的半导体器件的截面图。为了说明的便利，下面将主要说明没有在上面参照图1至图7说明的不同之处。

参照图8，衬里141可以形成在第三沟槽T3中，并随后第三器件隔离层IG1(或140)可以形成在衬里141上。例如，衬里141可以是氧化物层，并且第三器件隔离层140可以是氮化物层。如示出的， 衬里141可以形成为沿着第三器件隔离层140的侧表面向上延伸。第三器件隔离层140可以填充由衬里141限定的空间。

图9为根据一些示例实施例的半导体器件的截面图。为了说明的便利，下面将主要说明没有在上面参照图1至图8说明的不同之处。

参照图9，第四器件隔离层144可以包括上部区、中间区和下部区。上部区的宽度W1可以大于中间区的宽度W2，并且中间区的宽度W2可以大于下部区的宽度W4。如示出，第四器件隔离层144的下部区可以形成在第三器件隔离层140的侧表面上。第三器件隔离层140和第四器件隔离层144可以增强间隙填充性能。

图10为根据一些示例实施例的半导体器件的截面图。为了说明的便利，下面将主要说明没有在上面参照图1至图7说明的不同之处。

参照图10，第四器件隔离层144可以包括空气间隙150a。空气隙150a可以通过使用具有差台阶覆盖性的方法形成第四器件隔离层144来形成。包括空气间隙150a的第四器件隔离层144可以改善器件隔离特性。

虽然图10示出了包括空气隙150a的第四器件隔离层144，但是各示例实施例不限于此。根据一些示例实施例，空气间隙150a可以形成在第三器件隔离层140中。此外，空气间隙150a可以均形成在第三器件隔离层140和第四器件隔离层144中。

图11至图16为根据一些示例实施例的各个半导体器件的截面图。为了说明的便利，下面将主要说明没有在上面参照图1至图5说明的不同之处。

如图3所示，第三沟槽T3的截面可以是矩形形状，但是各示例实施例不限于此。因此，第三沟槽T3可以具有各种形状的截面，如图11至图16所示。

如图11所示，第三沟槽T3可以具有在从上部分到下部分的方向上(例如，逐渐地)减小的宽度。在一些实施例中，第三沟槽T3的下部分可以具有V形状(例如，图12所示的形状)、在下部分处具有更宽的宽度的梯形形状(例如，图13所示的形状)、其下部分有角的U形状(例如，图14所示的形状)、或者具有膨胀的下部分 的椭圆形状(例如，图16所示的形状)。然而，各示例实施例不限于此。因此，第三沟槽T3可以具有与图11至图15中示出的形状不同的形状。

图17为根据一些示例实施例的半导体器件的电路图。图18为图17的半导体器件的布局图。

参照图17，半导体器件可以包括并联连接在电源节点Vcc与接地节点Vss之间的一对反相器INV1、INV2，以及分别连接至反相器INV1、INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接至位线BL和互补位线BLb。第一传输晶体管PS1和第二传输晶体管PS2的各个栅极可以连接至字线WL。

第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2可以是NFET晶体管。

此外，为了使第一反相器INV1和第二反相器INV2构成一个锁存电路，第一反相器INV1的输入节点可以连接至第二反相器INV2的输出节点，并且第二反相器INV2的输入节点可以连接至第一反相器INV1的输出节点。

参照图17和图18，彼此分隔开的第一有源鳍210、第二有源鳍220、第三有源鳍230和第四有源鳍240在一个方向(例如，图18中的纵向方向)上延长。第二有源鳍220和第三有源鳍230的延长长度可以短于第一有源鳍210和第四有源鳍240的延长长度。

此外，第一栅电极251、第二栅电极252、第三栅电极253和第四栅电极254在另一个方向(例如，图18中的横向方向)上延长，同时与第一有源鳍210至第四有源鳍240交叉。具体地，第一栅电极251可以与第一有源鳍210和第二有源鳍220完全交叉，而与第三有源鳍230的末端部分地重叠。第三栅电极253可以与第四有源鳍240和第三有源鳍230完全交叉，而与第二有源鳍220的末端部分地重叠。 第二栅电极252和第四栅电极254形成为分别与第一有源鳍210和第四有源鳍240交叉。

如示出的，第一上拉晶体管PU1限定在第一栅电极251与第二有源鳍220之间的交叉区附近，第一下拉晶体管PD1限定在第一栅电极251与第一有源鳍210之间的交叉区附近，并且第一传输晶体管PS1限定在第二栅电极252与第一有源鳍210之间的交叉区附近。第二上拉晶体管PU2限定在第三栅电极253与第三有源鳍230之间的交叉区附近，第二下拉晶体管PD2限定在第三栅电极253与第四有源鳍240之间的交叉区附近，并且第二传输晶体管PS2限定在第四栅电极254与第四有源鳍240之间的交叉区附近。

虽然未明确地示出，源极/漏极可以形成在第一至第四栅电极251至254与第一至第四有源鳍210、220、230、240之间的各个交叉区的两侧上，并且也可以形成多个接触件250。

此外，第一共享接触件261连接第二有源鳍220、第三栅极线253和走线271。第二共享接触件262连接第三有源鳍230、第一栅极线251和走线272。

上文描述的一些示例实施例的半导体器件中的至少一个可以在这样的SRAM布局中被采用。

图19为包括根据一些示例实施例的半导体器件的SoC系统的框图。

参照图19，SoC系统1000可以包括应用处理器1001和动态随机存取存储器(DRAM)1060。

应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。

CPU 1010可以执行SoC系统1000的驱动所需的算术运算。在一些示例实施例中，CPU 1010可以在包括多个核的多核环境下进行配置。

多媒体系统1020可以用于在SoC系统1000上执行各种多媒体功能。多媒体系统1020可以包括三维(3D)引擎模块、视频编解码、显示系统、相机系统、或者后置处理器。

总线1030可以用于在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间交换数据通信。在一些示例实施例中，总线1030可以具有多层结构。具体地，总线1030的示例可以是多层高级高性能总线(AHB)、或者多层高级可扩展接口(AXI)，虽然各示例实施例不限于此。

存储器系统1040可以提供应用处理器1001连接至外部存储器(例如，DRAM 1060)并且执行高速操作所需的环境。在一些示例实施例中，存储器系统1040可以包括单独控制器(例如，DRAM控制器)以控制外部存储器(例如，DRAM 1060)。

外围电路1050可以提供SoC系统1000无缝连接至外部装置(例如，主板)所需的环境。因此，外围电路1050可以包括各种接口，以允许与连接至SoC系统1000的外部装置兼容的运行。

DRAM 1060可以用作应用处理器1001的工作所需的工作存储器。在一些示例实施例中，DRAM 1060可以布置在应用处理器1001的外部，如示出。具体地，DRAM 1060可以与应用处理器1001一起封装成封装体叠层(PoP)类型。

SoC系统1000的各组件中的至少一个可以包括根据一些示例实施例的半导体器件中的至少一种。

图20为包括根据一些示例实施例的半导体器件的电子系统的框图。

参照图20，根据一些示例实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以通过总线1150彼此耦接。总线1150对应于数据传送通过的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够执行与上面提及的那些类似的功能的逻辑装置中的至少一种。I/O装置1120可以包括例如键区、键盘或者显示装置。存储器装置1130可以存储数据和/或命令。接口1140可以执行向通信网络传输数据或者从通信网络接收数据的功能。接口1140可以是有线的或无 线的。例如，接口1140可以包括天线或者有线/无线收发器。

虽未示出，电子系统1100可以附加地包括配置为增强控制器1110的工作的工作存储器，例如高速DRAM和/或静态随机存取存储器(SRAM)。

根据上文描述的一些示例实施例，半导体器件可以设置在存储器装置1130之内，或者设置为控制器1110或者I/O装置1120的一部分。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡、或者能够在无线环境中传输和/或接收数据的几乎所有电子产品。

图21至图23示出了包括根据一些示例实施例的半导体器件的各个示例半导体系统。

图21示出了平板PC 1200，图22示出了笔记本电脑1300，并且图23示出了智能手机1400。用根据各示例实施例的方法制造的半导体器件可以用在这些装置中，即，平板PC 1200、笔记本电脑1300或智能手机1400中。

此外，对于本领域技术人员而言显然的是，根据各示例实施例的半导体器件可应用于未在本文中示出的其他集成电路装置。也就是说，虽然平板PC 1200、笔记本电脑1300和智能手机1400在本文中例示为根据各示例实施例的半导体系统，但是半导体系统的各示例实施例不限于上面给出的任何示例。

在一些示例实施例中，半导体系统可以作为计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、或者数字视频播放器而实现。

在下文中，将参照图24至图32以及图3来说明制造根据一些示例实施例的半导体器件的方法。图24至图32为示出制造根据一些示例实施例的半导体器件的方法的各个截面图。

参照图24，第一硬掩模910形成在衬底10上。

参照图25，可以通过使用第一硬掩模910作为刻蚀掩模刻蚀衬底10并因此形成具有第一深度D1的第一沟槽T1来形成鳍F1、F2、F3。第一沟槽T1可以使鳍F1、F2、F3彼此分离。

第一器件隔离层20可以形成在第一沟槽T1中并且可以在鳍F1、F2、F3的侧面上。

在一些实施例中，第一器件隔离层20可以具有优越的间隙填充性能。第一器件隔离层20可以包括例如TOSZ或FCVD氧化物。

第一硬掩模910可以在形成第一沟槽T1之后去除。

参照图26，第二硬掩模920可以形成在第一器件隔离层20和包括鳍F1、F2、F3的衬底上。

参照图27，可以通过使用第二硬掩模920作为刻蚀掩模刻蚀第一器件隔离层20以及第一器件隔离层20下面的衬底，形成为具有大于第一深度D1的第二深度D2的第二沟槽T2。

第二沟槽T2的一部分可以在平面图中与第一沟槽T1重叠。第二沟槽T2可以在第一沟槽中并且可以延伸通过第一器件隔离层20，如图27所示。

参照图28，第二器件隔离层90可以形成在第二沟槽T2中。

因为第二沟槽T2的一部分在平面图中与第一沟槽T1重叠，第二器件隔离层90的上部分可以与第一器件隔离层20直接接触。在一些实施例中，第一器件隔离层20和第二器件隔离层90的上表面可以是共面的，如图28所示。

在一些实施例中，第二器件隔离层90可以具有比第一器件隔离层20和第三器件隔离层IG1的收缩率更低的收缩率。第二器件隔离层90可以包括例如高密度等离子体(HDP)氧化物或者未掺杂硅酸盐玻璃(USG)氧化物。

第二硬掩模920可以在第二器件隔离层90形成之后去除。

参照图29，由于第一器件隔离层20的一部分和第二器件隔离层90的一部分被刻蚀，第一器件隔离层20的上表面和第二器件隔离层90的上表面可以略微降低。可以暴露出鳍F1、F2、F3的各个侧壁的 一部分。

多个虚设栅极DG1至DG9可以形成在鳍F1、F2、F3上。多个虚设栅极DG1至DG9可以横越鳍F1、F2、F3。例如，虚设栅极DG1至DG9可以包括硅。各个虚设间隔件可以形成在虚设栅极DG1至DG9的各个下部分的各个侧壁上。

参照图30，各个源极/漏极区(未示出)可以形成在虚设栅极DG1至DG9的两侧上。在一些实施例中，各个源极/漏极区可以通过去除鳍F1、F2、F3的各部分并随后使用外延生长工艺生长应力材料(例如，SiG、SiC或SiP)来形成。

层间绝缘层70可以在形成各个源极/漏极区之后形成在第一器件隔离层20、第二器件隔离层90以及多个虚设栅极DG1至DG9上。

第三硬掩模930可以形成在层间绝缘层70上。

初步沟槽T31可以通过使用第三硬掩模930作为刻蚀掩模去除至少一个虚设栅极(例如，DG8)来形成。

参照图31，第三沟槽T3可以通过进一步去除鳍F3的一部分来形成。第三沟槽T3的从鳍F3的上表面的第三深度D3可以小于第一沟槽T1的从鳍F3的上表面的第一深度D1。第三沟槽T3的宽度可以小于第一沟槽T1的宽度。

第三硬掩模930可以在形成第三沟槽T3之后去除。

参照图32，初步第三器件隔离层PIG1可以形成在第三沟槽T3中。

考虑到第三沟槽T3的窄的宽度，初步第三器件隔离层PIG1可以具有优越的间隙填充性能。在一些实施例中，初步第三器件隔离层PIG1可以包括可不要求高温处理的材料。

初步第三器件隔离层PIG1可以包括例如氮化物。

在一些实施例中，初步第三器件隔离层PIG1可以包括TOSZ或FCVD。在TOSZ或FCVD氧化物形成在第一沟槽T1中之后，退火处理可以在高温(例如，1000℃以上)下进行。因此，可以形成第一器件隔离层20。在一些实施例中，在TOSZ或FCVD氧化物形成在第三沟槽T3中之后，可以进行低温(例如，700℃以下)下的退火处理。 因此，可以形成初步第三器件隔离层PIG1。

再次参照图3，图32中示出的结构的各个上部分可以通过例如平坦化工艺来去除。因此，虚设栅极DG1至DG7、DG9的高度以及初步第三器件隔离层PIG1的高度可以减小。

虚设栅极DG1至DG7、DG9可以被去除。第一金属层MG1和第二金属层MG2可以形成在从中去除虚设栅极DG1至DG7、DG9的各个空间中。在一些实施例中，第一金属层MG1和第二金属层MG2可以填充从中去除虚设栅极DG1至DG7、DG9的各个空间。第一金属层MG1可以起调节功函数的作用，并且第二金属层MG2可以起填充由第一金属层MG1限定的空间的作用。

各个源极/漏极区30的上表面可以通过去除层间绝缘层70的各部分来暴露。

然后，硅化物层32可以形成在各个源极/漏极区30的上表面上。

包括导电材料的接触件34可以形成在硅化物层32上。

虽然已经参照示例实施例具体地示出并描述了本发明构思，本领域普通技术人员应当理解，在不脱离随附的权利要求所限定的本发明构思的精神和范围的前提下，可以在其中进行形式上和细节上的很多变化。因此，各示例实施例应理解为是说明性的而非限制性的，并且随附的权利要求旨在覆盖落在本发明构思的实际精神和范围内的所有这样的修改、增强以及其他实施例。因此，在法律所允许的最大程度上，所述范围应当由对随附的权利要求及其等价物的最广泛的可允许的解释所确定，并且不应受约束于或者受限于前面的详细描述。