半导体器件结构的结构和形成方法与流程

本申请是2015年6月18日提交的标题为“Structure and formation method of semiconductor device structure”的美国专利申请第14/743,768号的部分继续。该申请还要求2015年6月15日提交的美国临时申请第62/175,816号的优先权，其全部内容结合于此作为参考。

技术领域

本发明一般地半导体技术领域，更具体地，涉及半导体器件结构及其形成方法。

背景技术：

半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC。每一代都比前一代具有更小且更复杂的电路。

在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加而几何尺寸(即，可使用制造工艺创建的最小部件(或线))减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供优势。

然而，这些进步增加了处理和制造IC的复杂度。由于部件尺寸持续减小，所以制造工艺变得越来越难以执行。因此，对于以越来越小的尺寸形成可靠的半导体器件来说存在挑战。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件结构，包括：栅极堆叠件，位于半导体衬底上方；保护元件，位于所述栅极堆叠件上方，所述保护元件的顶部宽于所述保护元件的底部； 间隔元件，位于所述保护元件的侧面和所述栅极堆叠件的侧壁上方；以及导电接触件，电连接至所述半导体衬底上方的导电部件。

优选地，所述栅极堆叠件包括功函层和所述功函层环绕的导电电极。

优选地，所述功函层的顶面和所述导电电极的顶面处于不同的高度层级。

优选地，所述保护元件与所述功函层和所述导电电极直接接触。

优选地，所述保护元件沿着从所述保护元件的顶部朝向所述栅极堆叠件的方向逐渐变窄。

优选地，所述间隔元件沿着从所述保护元件的底部朝向所述间隔元件的顶部的方向逐渐变窄。

优选地，所述保护元件的侧面和从所述保护元件的底部延伸的假想面之间的角度在大约30度至大约85度的范围内。

优选地，所述导电接触件与所述间隔元件直接接触。

优选地，所述导电接触件与所述保护元件不直接接触。

优选地，所述导电接触件与所述保护元件直接接触。

根据本发明的另一方面，提供了一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；栅极堆叠件，位于所述鳍结构上方；保护元件，位于所述栅极堆叠件上方，所述保护元件的顶部宽于所述保护元件的底部；间隔元件，位于所述保护元件的侧面和所述栅极堆叠件的侧壁上方；以及导电接触件，电连接至所述鳍结构上方的源极/漏极部件。

优选地，所述导电接触件与所述间隔元件直接接触。

优选地，所述导电接触件与所述保护元件直接接触。

优选地，所述保护元件沿着从所述保护元件的顶面朝向所述栅极堆叠件的方向逐渐变窄。

优选地，所述间隔元件沿着从所述保护元件的底部朝向所述间隔元件的顶部的方向逐渐变窄。

根据本发明的又一方面，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上方形成间隔元件；去除所述伪栅极堆叠件以在所述间隔元件之间形成凹 部；部分地去除所述间隔元件，使得所述凹部的上部变宽；在所述凹部中形成金属栅极堆叠件；以及在所述凹部中形成保护元件以覆盖所述金属栅极堆叠件。

优选地，用于形成半导体器件结构的方法还包括：在形成所述保护元件之前回蚀所述金属栅极堆叠件，使得所述金属栅极堆叠件的功函层的顶面与所述金属栅极堆叠件的导电电极的顶面处于不同的高度层级。

优选地，用于形成半导体器件结构的方法还包括：形成导电接触件以电连接至所述半导体衬底上方的导电部件，使得所述导电接触件与所述间隔元件直接接触。

优选地，用于形成半导体器件结构的方法还包括：形成导电部件以电连接至所述半导体衬底上方的导电部件，使得所述导电接触件与所述间隔元件和所述保护元件直接接触。

优选地，形成所述保护元件包括：在所述栅极堆叠件上方形成保护材料层以填充所述凹部；以及去除所述凹部外的所述保护材料层，使得所述保护材料层的剩余部分形成所述保护元件。

附图说明

当结合附图阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1A至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。

图2是根据一些实施例的半导体器件结构的截面图。

图3A是根据一些实施例的半导体器件结构的截面图。

图3B是根据一些实施例的半导体器件结构的截面图。

图3C是根据一些实施例的半导体器件结构的截面图。

图3D是根据一些实施例的半导体器件结构的截面图。

具体实施方式

以下公开内容提供了用于实施本发明主题的不同特征的许多不同的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

此外，为了易于描述，本文中可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。

描述了本发明的一些实施例。图1A至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。可以在图1A至图1I所描述的阶段之前、期间和/或之后提供附加操作。可以针对不同的实施例替换或去除所描述的一些阶段。可以向半导体器件结构添加附加部件。针对不同的实例可以替换或去除以下所描述的一些部件。

如图1A所示，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或另一基本半导体材料(诸如锗)。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、另一适当的化合物半导体或它们的组合。

在一些实施例中，包括绝缘体上半导体(SOI)衬底。SOI衬底可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一适当方法或它们的组合来制造半导体衬底100。

在一些实施例中，形成一个或多个鳍结构。如图1A所示，示出了一个鳍结构(鳍结构101)。在一些实施例中，在半导体衬底100中形成多个凹部(或沟槽)(未示出)。结果，在凹部之间形成包括鳍结构101的多个鳍结构。在一些实施例中，一个或多个光刻和蚀刻工艺被用于形成凹部。

如图1A所示，根据一些实施例，在凹部中形成隔离部件(未示出)以环绕鳍结构101的下部。隔离部件用于限定和电隔离形成在半导体衬底100中和/或上方的各个器件元件。在一些实施例中，隔离部件包括浅沟槽隔离(STI)部件、局部硅氧化(LOCOS)部件、另一适当的隔离部件或它们的组合。

在一些实施例中，每个隔离部件都具有多层结构。在一些实施例中，隔离部件由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料、另一适当材料或它们的组合。在一些实施例中，STI衬里层(未示出)被形成以减少半导体衬底100与隔离部件之间的界面处的晶体缺陷。类似地，STI衬里层还可以用于减少鳍结构和隔离部件之间的界面处的晶体缺陷。

在一些实施例中，介电材料层沉积在半导体衬底100上方。介电材料层覆盖包括鳍结构101的鳍结构并填充鳍结构之间的凹部。在一些实施例中，使用化学气相沉积(CVD)工艺、旋涂工艺、另一可应用工艺或它们的组合来沉积介电材料层。在一些实施例中，执行平面化工艺以减薄介电材料层直到露出鳍结构101。平面化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、另一可应用工艺或它们的组合。此后，回蚀介电材料层至鳍结构101的顶面下方。结果，形成隔离部件。根据一些实施例，包括鳍结构101的鳍结构从隔离部件中突出。

如图1A所示，根据一些实施例，栅极介电层104沉积在隔离部件和鳍结构101上方，在一些实施例中，栅极介电层104由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、另一适当的介电材料或它们的组合制成。高K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一适当的高K材料或它们的组合。在一些实施例中，栅极介电层104 是随后被去除的伪栅极介电层。在一些其他实施例中，不形成栅极介电层104。

在一些实施例中，使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理气相沉积(PVD)工艺、另一可应用工艺或它们的组合来沉积栅极介电层104。

此后，根据一些实施例，如图1A所示，栅电极106形成在栅极介电层104上方以覆盖鳍结构101的一部分。在一些实施例中，栅电极106是随后被金属栅电极替代的伪栅电极。在一些实施例中，栅电极106由多晶硅制成。在一些实施例中，鳍结构101位于栅电极106下方的部分用作沟道区域。

在一些实施例中，使用CVD工艺或另一可应用工艺将栅电极层沉积在栅极介电层104上方。在一些实施例中，栅电极层由多晶硅制成。此后，根据一些实施例，在栅电极层上方形成图案化的硬掩模层(未示出)。图案化的硬掩模层可用于将栅电极层图案化为一个或多个栅电极，包括图1A所示的栅电极106。在一些实施例中，如图1A所示，还图案化栅极介电层104。栅电极106和栅极介电层104可一起形成栅极堆叠件109。在一些实施例中，栅极堆叠件109是伪栅极堆叠件并且将被金属栅极堆叠件所替代。在一些实施例中，栅极堆叠件109环绕鳍结构101的侧面和顶面并且进一步在半导体衬底100上方延伸。

在一些实施例中，图案化的硬掩模层包括第一硬掩模层和第二硬掩模层。第一硬掩模层位于栅电极层和第二硬掩模层之间。在一些实施例中，第一硬掩模层由氮化硅制成。在一些实施例中，第二硬掩模层由氧化硅制成。在一些实施例中，第二硬掩模层厚于第一硬掩模层。

在一些实施例中，密封元件(未示出)形成在栅极堆叠件109的侧壁上方。密封元件可以用于保护栅极堆叠件109并帮助用于形成轻掺杂源极/漏极(LDS/D)区域的后续工艺。在一些实施例中，离子注入工艺用于形成LDS/D区域。在一些其他实施例中，不形成密封元件。在一些实施例中，不形成LDS/D区域。

此后，根据一些实施例，如图1A所示，间隔元件108形成在栅极堆叠 件109的侧壁上方。间隔元件108可用于保护栅极堆叠件109并帮助用于形成源极/漏极部件的后续工艺。在一些实施例中，间隔元件108由介电材料制成。介电材料可包括氮化硅、氮氧化硅、氧化硅、另一适当材料或它们的组合。

在一些实施例中，介电材料层沉积在半导体衬底100和栅极堆叠件109上方。可使用CVD工艺、ALD工艺、旋涂工艺、另一可应用工艺或它们的组合来沉积介电材料层。此后，使用诸如各向异性蚀刻工艺的蚀刻工艺部分地去除介电材料层。结果，介电材料层位于栅极堆叠件109的侧壁上方的剩余部分形成间隔元件108。

如图1A所示，根据一些实施例，源极/漏极部件112形成在鳍结构101的部分上方。在一些实施例中，部分地去除鳍结构101以形成间隔元件108附近的凹部。此后，根据一些实施例，如图1A所示，执行外延生长工艺以形成源极/漏极部件112。在一些实施例中，源极/漏极区域112还用作应激源，该应激源可以对源极/漏极部件112之间的沟道区域施加应力或压力。可以相应地提高载流子迁移率。

如图1A所示，根据一些实施例，介电层114形成为环绕栅极堆叠件109。在一些实施例中，沉积介电材料层以覆盖源极/漏极部件112、间隔元件108和栅极堆叠件109。此后，平面化工艺用于部分地去除介电材料层直到露出栅电极106为止。结果，形成介电层114。

在一些实施例中，介电材料层由氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料、另一适当材料或它们的组合制成。在一些实施例中，使用CVD工艺、ALD工艺、旋涂工艺、另一可应用工艺或它们的组合来沉积介电材料层。在一些实施例中，平面化工艺包括CMP工艺、研磨工艺、蚀刻工艺、另一可应用工艺或它们的组合。

在一些实施例中，执行多个蚀刻操作以去除栅电极106。在一些实施例中，在同一工艺室内执行这些蚀刻操作。

如图1B所示，根据一些实施例，去除栅电极106以在间隔元件108之间形成凹部116。此后，根据一些实施例，去除栅极介电层104。在一些 实施例中，凹部116露出鳍结构101。一个或多个蚀刻工艺可用于形成凹部116。

如图1C所示，根据一些实施例，部分地去除间隔元件108以放大凹部116的宽度。在一些实施例中，凹部116的上部沿着从凹部116的顶部朝向半导体衬底100的方向逐渐变窄。在一些实施例中，诸如各向异性蚀刻工艺的蚀刻工艺用于部分地去除间隔元件108。蚀刻工艺的条件被细调以横向蚀刻间隔元件108的上部。在一些实施例中，气体混合物被用作用于执行蚀刻工艺的反应气体。气体混合物可包括CF₄、O₂、CHF₃、N₂、Ar、NF₃、He、HBr、Cl₂、SF₆、CH₄、另一适当气体或它们的组合。在蚀刻操作期间，可以根据要求改变气体混合物的组成。

在一些实施例中，蚀刻操作期间的压力保持在大约1mtorr至大约80mtorr的范围内。在一些实施例中，用于执行蚀刻操作的操作功率在大约100W至大约1500W的范围内。在一些实施例中，用于执行蚀刻操作的操作温度在大约10摄氏度至大约80摄氏度的范围内。在一些实施例中，用于执行蚀刻操作的操作时间在大约5秒至大约600秒的范围内。

如图1D所示，根据一些实施例，沉积包括栅极介电层118、功函层120和导电填充层122的金属栅极堆叠件层以填充凹部116。金属栅极堆叠件层可以包括一个或多个其他层。例如，势垒层形成在栅极介电层118和功函层120之间。阻挡层可形成在功函层120和导电填充层122之间。在一些实施例中，由于在上述蚀刻工艺之后凹部116加宽，所以金属栅极堆叠件层的填充变得更容易。

在一些实施例中，栅极介电层118由具有高介电常数(高K)的介电材料制成。栅极介电层118可以由氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一适当的高K材料或它们的组合制成。

功函层120用于为晶体管提供期望的功函以增强器件性能，诸如提高阈值电压。在一些实施例中，功函层120是能够提供适合于器件的功函值(诸如等于或小于约4.5eV)的n型金属层。在一些实施例中，功函层120是能够适合于器件的功函值(诸如等于或小于约4.8eV)的p型金属层。

n型金属层可以包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属包括氮化钛、钽、氮化钽、其他适当材料或它们的组合。p型金属层可以包括金属、金属碳化物、金属氮化物、其他适当材料或它们的组合。例如，p型金属包括氮化钽、氮化钨、钛、氮化钛、其他适当材料或它们的组合。

功函层120还可以由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或它们的组合制成。功函层120的厚度和/或组成可以被细调以调整功函层级。例如，根据氮化钛层的厚度和/或组成，氮化钛层可用作p型金属层或n型金属层。

在一些实施例中，导电填充层122由金属材料制成。金属材料可以包括钨、铝、铜、另一适当材料或它们的组合。金属栅极堆叠件层的形成可以包括多个沉积工艺。沉积工艺可以包括CVD工艺、ALD工艺、PVD工艺、电镀工艺、化学镀工艺、旋涂工艺、另一可应用工艺或它们的组合。

如图1E所示，根据一些实施例，执行平面化工艺以去除间隔元件106之间的凹部116外的金属栅极堆叠件层的部分。结果，形成金属栅极堆叠件123。金属栅极堆叠件123包括栅极介电层118、功函层120和导电电极122’(作为导电填充层122的一部分)。

如图1F所示，根据一些实施例，部分地去除金属栅极堆叠件123以形成凹部124。在一些实施例中，使用回蚀工艺来形成凹部124。在一些实施例中，在回蚀工艺之后，金属栅极堆叠件123具有基本平坦的顶面。换句话说，栅极介电层118、功函层120和导电电极122’的顶面基本处于相同的高度层级。在一些实施例中，由于金属栅极堆叠件123具有基本平坦的顶面，所以利于随后在金属栅极堆叠件上形成导电接触件。

在一些实施例中，气体混合物被用作用于执行回蚀工艺的反应气体。气体混合物可以包括BCl₃、HBr、Cl₂、SF₆、Ar、N₂、O₂、SiCl₄、CF₄、CHF₃、CH₄、H₂、另一适当气体或它们的组合。在蚀刻操作期间，可以根据要求改变气体混合物的组成。

在一些实施例中，蚀刻操作期间的压力保持在大约1mtorr至大约 100mtorr的范围内。在一些实施例中，用于执行蚀刻操作的操作功率在大约100W至大约1500W的范围内。在一些实施例中，用于执行蚀刻操作的操作温度在大约10摄氏度至大约80摄氏度的范围内。在一些实施例中，用于执行蚀刻操作的操作时间在大约5秒至大约600秒的范围内。

如图1G所示，保护材料层125沉积在介电层114和金属栅极堆叠件123上方以填充凹部124。在一些实施例中，保护材料层125由不同于间隔元件106的材料制成。在一些实施例中，保护材料层125由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、氮化硅碳、氧化物、另一类似材料、另一适当材料或它们的组合。在一些实施例中，使用CVD工艺、ALD工艺、旋涂工艺、另一可应用工艺或它们的组合来沉积保护材料层125。

此后，根据一些实施例，如图1H所示，去除凹部124外的保护材料层125的部分。结果，如图1H所示，凹部124中的保护材料层125的剩余部分形成保护元件126。在一些实施例中，平面化工艺用于部分地去除保护材料层125以实现保护元件126的形成。在一些实施例中，平面化工艺包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、另一可应用工艺或它们的组合。

如图1H所示，保护元件126在保护元件126的底部126b附近具有第一宽度W₁且在保护元件126的顶部126t附近具有第二宽度W₂。宽度W₂大于宽度W₁。在一些实施例中，第一宽度W₁在大约20nm至大约40nm的范围内。在一些实施例中，第二宽度W₂在大约25nm至大约50nm的范围内。在一些实施例中，保护元件126沿着从保护元件126的顶部126t朝向保护元件126(金属栅极堆叠件123)的底部126b的方向逐渐变窄。在一些实施例中，间隔元件106沿着从保护元件126的底部126b朝向间隔元件106的顶部106t的方向逐渐变窄。

如图1H所示，保护元件126具有厚度T。在一些实施例中，厚度T在大约至大约的范围内。在一些实施例中，在鳍结构101上方的栅极堆叠件123和保护元件126的总厚度H在大约至大约的范围内。在一些实施例中，厚度T与总厚度H的比率(T/H)在大约1/20 至大约3/5的范围内。

如图1H所示，在保护元件126的侧面126s与从保护元件126的底部126b开始延伸的假想面P之间具有角度θ。在一些实施例中，角度θ应该被小心控制到适当范围内。在一些实施例中，角度θ在大约30度至大约85度的范围内。在一些其他实施例中，角度θ在大约40度至大约80度的范围内。

如图1I所示，根据一些实施例，导电接触件130形成为电连接至半导体衬底100上方的导电部件。在一些实施例中，导电接触件130电连接至形成在鳍结构101上的源极/漏极部件112。在一些实施例中，在形成导电接触件130之前，在图1H所示结构上方形成介电层128。此后，介电层128被图案化以形成露出诸如源极/漏极部件112的导电部件的接触开口。

在一些实施例中，介电层128包括多个介电层。在一些实施例中，介电层128包括用作蚀刻停止层的子层。在一些实施例中，介电层128由氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、低k材料、多孔介电材料、氮化硅、另一适当材料或它们的组合制成。在一些实施例中，介电层128此后被沉积和图案化以形成基本平坦的顶面。在一些实施例中，使用CVD工艺、ALD工艺、旋涂工艺、另一可应用工艺或它们的组合来沉积介电层128。在一些实施例中，使用CMP工艺、研磨工艺、蚀刻工艺、另一可应用工艺或它们的组合来平面化介电层128。

此后，根据一些实施例，在介电层128上方沉积导电材料层以填充接触开口。此后使用平面化工艺来去除接触开口外的导电材料层的部分。结果，如图1I所示，接触开口中的导电材料层的剩余部分形成导电接触件130。

在一些实施例中，导电材料层由钨、铝、铜、金、铂、钛、另一适当材料或它们的组合制成。在一些实施例中，使用CVD工艺、PVD工艺、电镀工艺、化学镀工艺、另一可应用工艺或它们的组合来沉积导电材料层。

由于间隔元件106被部分去除以放大凹部116，所以稍后形成的保护元件126也具有较宽的上部。具有较宽上部的保护元件126可用于在导电接触件的形成期间保护金属栅极堆叠件123。如图1I所示，即使在接触开 口的形成期间发生未对准，保护元件126也可以保护下面的金属栅极堆叠件以免被损伤。由于保护元件的轮廓，保护元件126和间隔元件106之间的界面的顶面横向位于金属栅极堆叠件123的外部。因此，在形成接触开口期间使用的蚀刻剂被阻止穿透该界面并到达金属栅极堆叠件123。因此，保护金属栅极堆叠件123。在金属栅极堆叠件123和导电接触件130之间防止短路。因此，显著改善了半导体器件结构的性能和可靠性。

如上所述，在一些实施例中，侧面126s与假想面P之间的角度θ应该被小心控制在适当范围内。在一些实施例中，角度θ在大约30度至大约85度的范围内。在一些情况下，如果角度θ大于85度，则宽度W₂会太小，并且不能适当地保护金属栅极堆叠件123。在一些其他情况下，如果角度θ小于约30度，则宽度W₂会太大，并且占用用于导电接触件130的太多占位面积。间隔元件106的上部也会太薄而不能适当地保护金属栅极堆叠件123的侧壁。

在一些实施例中，如图1I所示，导电接触件130与间隔元件106直接接触。在一些实施例中，导电接触件也与保护元件126直接接触。然而，应该理解，可以对本发明的实施例进行许多改变和/或修改。图2是根据一些实施例的半导体器件结构的截面图。如图2所示，导电接触件130与间隔元件106直接接触。然而，在一些实施例中，导电接触件130不与保护元件126直接接触。

如上所述，金属栅极堆叠件123具有基本平坦的顶面。然而，应该理解，本发明的实施例不限于此。可以对本发明的实施例进行许多改变和/或修改。图3A至图3D是根据一些实施例的不同半导体器件结构的截面图。

如图3A所示，根据一些实施例，导电电极122’从功函层120和栅极介电层118中突出。根据一些实施例，通过细调回蚀工艺，导电电极122‘的顶面122t处于比功函层120和栅极介电层118更高的层级。例如，使用与导电电极122’相比以更快的速度蚀刻功函层120的蚀刻工艺。

因此，根据一些实施例，如图3A所示，在形成保护元件126之后，导电电极122’的顶面122t在保护元件126的顶部126t和底部126之间。在一些实施例中，功函层120的顶面120t和栅极介电层118的顶面118t基本处 于相同的高度层级。

此后，导电接触件被形成为电连接至从功函层120和栅极介电层118突出的导电电极122’。在一些实施例中，与图1I所示的结构相比，导电电极122’具有与随后形成的导电接触件的较大接触面积。

可以对本发明的实施例进行许多变化和/或修改。如图3B所示，根据一些实施例，通过细调回蚀工艺，功函层120的顶面120t比栅极介电层118处于更高的高度层级。在一些实施例中，功函层120的顶面120t位于导电电极122’的顶面122t与栅极介电层118的顶面118t之间。

可以对本发明的实施例进行许多变化和/或修改。如图3C所示，根据一些实施例，导电电极122’的顶面122t在功函层120的顶面120t和栅极介电层118的顶面118t之下。通过细调回蚀工艺，导电电极122’的顶面122t处于比功函层120和栅极介电层118更低的高度层级。例如，使用与功函层120相比以更快的速度蚀刻导电电极122’的蚀刻工艺。在一些实施例中，功函层120的顶面120t和栅极介电层118的顶面118t基本处于相同的高度层级。

可以对本发明的实施例进行许多改变和/或修改。如图3D所示，通过细调回蚀工艺，功函层120的顶面120t处于比栅极介电层118更高的高度层级。顶面120t处于比导电电极122’的顶面122t更高的高度层级。

本发明的实施例形成在栅极堆叠件上方具有保护元件的半导体器件结构。保护元件具有比保护元件的下部宽的上部。保护元件用于在随后的接触件形成期间保护栅极堆叠件以免被损伤。大大地改进了半导体器件结构的可靠性和性能。

根据一些实施例，提供了一种半导体器件结构，包括位于半导体衬底上方的栅极堆叠件以及位于栅极堆叠件上的保护元件。保护元件具有上部以及位于上部和栅极堆叠件之间的下部，上部宽于下部。半导体器件结构还包括位于保护元件的侧面和栅极堆叠件的侧壁上方的间隔元件。半导体器件结构还包括电连接至半导体衬底上方的导电部件的导电接触件。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括位于半导体衬底上方的鳍结构和位于鳍结构上方的栅极堆叠件。半导体器 件结构还包括位于栅极堆叠件上方的保护元件。保护元件具有上部以及位于上部和栅极堆叠件之间的下部。上部宽于下部。半导体器件结构还包括位于保护元件的侧面和栅极堆叠件的侧壁上方的间隔元件。此外，半导体器件结构包括电连接至鳍结构上方的源极/漏极区域的导电接触件。

根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成伪栅极堆叠件以及在伪栅极堆叠件的侧壁上方形成间隔元件。该方法还包括去除伪栅极堆叠件以在间隔元件之间形成凹部。该方法还包括部分地去除间隔元件，使得凹部的上部变得较宽。此外，该方法包括在凹部中形成金属栅极堆叠件以及在金属栅极堆叠件上方形成保护元件以填充凹部。

根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括位于半导体衬底上方的栅极堆叠件以及位于栅极堆叠件上方的保护元件。保护元件的顶部宽于保护元件的底部。半导体器件结构还包括位于保护元件的侧面和栅极堆叠件的侧壁上方的间隔元件。半导体器件结构还包括电连接至半导体衬底上方的导电部件的导电接触件。

根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括位于半导体衬底上方的鳍结构以及位于鳍结构上方的栅极堆叠件。半导体器件结构还包括位于栅极堆叠件上方的保护元件，并且保护元件的顶部宽于保护元件的底部。半导体器件结构还包括位于保护元件的侧面和栅极堆叠件的侧壁上方的间隔元件。此外，半导体器件结构包括电连接至鳍结构上方的源极/漏极部件的导电接触件。

根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成伪栅极堆叠件以及在伪栅极堆叠件的侧壁上方形成间隔元件。该方法还包括去除伪栅极堆叠件以在间隔元件之间形成凹部，并且部分地去除间隔元件，使得凹部的上部变宽。该方法还包括在凹部中形成金属栅极堆叠件以及在凹部中形成保护元件以覆盖金属栅极堆叠件。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。