垂直式半导体结构及其制造方法与流程

本发明是关于垂直式半导体元件结构及其制造方法。

背景技术：

晶体管是现代集成电路的关键部件。为了满足日益加快的开关速率的需求，晶体管的驱动电流需要日益升高。同时，晶体管的栅极长度被不断地按比例缩小。按比例缩小栅极长度导致被称为「短通道效应」的不良效应，此效应使栅极对电流流动的控制被折中。短通道效应包括漏极引致能障下降(drain-induced barrier lowering,DIBL)和亚临界斜率的退化，此两者都会导致晶体管的效能降级。

多栅极晶体管架构的使用可藉由改良对通道上栅极的静电控制来帮助减轻短通道效应。因而开发了鳍场效应晶体管(Fin field-effect transistor,FinFET)。为了进一步增强对通道的控制以及减少短通道效应，亦开发了具有栅极环绕(gate-all-around)结构的晶体管，其中相应的晶体管亦被称为栅极环绕型晶体管。在栅极环绕型晶体管中，栅极介电层和栅电极完全环绕通道区域。此配置提供对通道的良好控制，并且短通道效应被减少。

技术实现要素：

本揭露的一实施例提供一种垂直式半导体结构，包括在基板中的第一掺杂区域、从第一掺杂区域延伸的第一垂直通道、在第一掺杂区域的顶表面中的第一金属半导体化合物区域，且第一金属半导体化合物区域沿着该第一垂直通道的至少两个侧边延伸，以及围绕第一垂直通道的第一栅电极。

本揭露的另一实施例提供一种半导体元件，半导体元件包括在基板中的第一源极区、从第一源极区延伸的第一纳米棒通道，第一纳米棒通道具有侧壁与顶表面、在第一纳米棒通道的顶表面上的第一漏极区、在第一源极区的顶表面 中的第一金属半导体化合物区域，且第一金属半导体化合物区域沿着该第一纳米棒通道的至少两个侧壁延伸，以及围绕第一纳米棒通道的侧壁的第一栅电极。

本揭露的另一个实施例提供一种半导体元件的制作方法，包括在基板中形成第一源极/漏极区、形成从第一源极/漏极区延伸的第一垂直通道、在第一源极/漏极区的顶表面中形成第一金属半导体化合物区域，且第一金属半导体化合物区域沿着第一垂直通道的至少两个侧边延伸、在第一垂直通道的顶表面中形成第二源极/漏极区，以及围绕第一垂直通道形成第一栅电极。

附图说明

当结合附图阅读以下详细描述时，本揭露的各态样将最易于理解。应注意的是，根据业标准操作规程，各种特征结构可能并非按比例绘制。事实上，为了论述的清晰性，可以任意地增大或减小各种特征结构的尺寸。

图1是根据一些实施例在处理的中间步骤处的垂直式栅极环绕(Vertical Gate-All-Around,VGAA)元件结构的平面图；

图2到图22是根据一些实施例在用于形成垂直式栅极环绕元件的制程期间的中间步骤的横截面图；

图23A和图23B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图；

图24A和图24B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图；

图25A、图25B和图25C是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图；

图26A和图26B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图；

图27A、图27B、图27C和图27D是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图；

图28A和图28B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图；

其中，符号说明：

60 基板 62 第一区域

64 第二区域 66 掩模层

68 隔离区 70 掩模盖

72 垂直通道结构 74 填充介电层

76 底层 78 光阻剂

80 p型掺杂的阱 82 n+掺杂的源极/漏极区

84 底层 86 光阻剂

88 n型掺杂的阱 90 P+掺杂的源极/漏极区

92 间隔物 94 金属半导体化合物区域

96 金属半导体化合物区域 100 第一介电层

102 栅极介电层 104 栅电极层

106 第二介电层 108 光阻剂

110 n+掺杂的源极/漏极区 112 光阻剂

114 P+掺杂的源极/漏极区 116 间隔物

118 第三介电层 120 半导体层

122 金属半导体化合物区域 124 第四介电层

126 触点 128 触点

130 触点 150 金属半导体化合物区域

150A 金属半导体化合物区域 150B 金属半导体化合物区域

150C 金属半导体化合物区域 150D 金属半导体化合物区域

150E 金属半导体化合物区域 150F 金属半导体化合物区域

S1、S2 间距 W1、W2 宽度。

具体实施方式

以下揭示内容提供用于实施本发明的不同特征结构的许多不同的实施例或范例。部件及配置的特定范例描述如下，以简化本揭露。该些当然仅为范例并且并不意欲作为限制。例如，以下描述中在第二特征结构上方或上面形成第一特征结构可包括其中该些第一和第二特征结构是以直接接触形成的实施例，以及亦可包括其中可在该些第一和第二特征结构之间形成额外的特征结构以使得该些第一和第二特征结构可不直接接触的实施例。

此外，本揭露可在各个范例中重复参考标号及/或字母。此重复是出于简洁明了的目的并且其本身并非指示所论述的各个实施例及/或配置之间的关系。

此外，空间相对术语，诸如「在……下方」、「在……下面」、「在……下部」、「在……上方」、「在……上部」等等可在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。应理解的是该些空间相对术语意欲涵盖使用或操作中的元件除了在附图中描述的方向以外的不同方向。该设备可以其他方式方向(旋转90度或者为其他方向)，并且本文使用的空间相对描述词可据此类似地解释。

根据各个示例性实施例提供了具有各种元件和金属半导体化合物(有时被称为硅化物)配置的垂直式栅极环绕(Gate-All-Around,VGAA)元件。该些实施例的多个变型亦被讨论。贯穿各个视图和说明性实施例，使用类似的参考数字来表示类似的元件。此外，本文所论述的方法实施例可被论述为以特定次序执行；然而可以任何逻辑次序来执行其他的方法实施例。

图1是根据一些实施例处于处理中的中间步骤的垂直式栅极环绕元件结构的平面图。元件包括基板60，基板60包括用于形成第一元件类型(例如，n型)的第一区域62，以及用于形成第二元件类型(例如，p型)的第二区域64。第一区域62与第二区域64包括垂直通道结构72。在一些实施例中，垂直通道结构72被称为纳米棒，但是其他的垂直通道结构形状及配置亦是可能的，诸如纳米线、多重纳米线、多重纳米棒等等。在一些实施例中，垂直通道结构72成对地形成在第一区域62与第二区域64中，并且每一对垂直通道结构72具有环绕该对中的两个垂直通道结构72的侧边的单一栅电极。

图2到图22是根据一些实施例在用于形成垂直式栅极环绕元件的制程期间的中间步骤的横截面图。各种视图不一定表示下文论述的在图23A到图28B中的元件与金属半导体化合物配置的横截面或者布局。

提供图2到图24A的横截面图，图1的平面图，以及在该些视图的情况中论述的方法来说明垂直式栅极环绕元件结构的态样，以及垂直式栅极环绕元件结构是如何形成的，以及为关于后续平面图与配置论述的特征结构提供参照。本领域的一般技艺人士将轻易地理解如何将图1到图22的论述应用于后续论述的平面图。

图2绘示具有掩模层66与隔离区68的基板60。基板60可为块状半导体基板、绝缘体上半导体(semiconductor-on-insulator,SOI)基板、多层或者梯度基板等等。该基板60的半导体可包括任何半导体材料，诸如元素半导体，如硅、锗等等；化合物或者合金半导体，包括SiC、SiP、SiPC、GaAs、GaP、InP、InAs、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP，及/或GalnAsP等等，或其组合。基板60亦可为例如园片，园片可进一步为硅园片。基板60包括用于形成第一元件类型(例如，n型)的第一区域62，以及用于形成第二元件类型(例如，p型)的第二区域64。

在基板60上沉积掩模层66，诸如硬掩模。掩模层66可用例如氮化硅、碳化硅、氧氮化硅、碳氮化硅等等形成，并且可使用化学气相沉积(Chemical Vapor Deposition,CVD)、等离子增强化学气相沉积(Plasma-Enhanced CVD，PECVD)、原子层沉积(Atomic Layer Deposition,ALD)等等形成。随后图案化掩模层66以暴露基板60，以及在基板60中付蚀凹槽或者沟槽。图案化与付蚀步骤可使用可接受的光刻与付蚀制程，诸如反应性离子付蚀(Reactive Ion Etching,RIE)等等。

随后用介电材料填充该基板60中的凹槽以形成隔离区68。隔离区68可被称为浅沟槽隔离(Shallow Trench Isolation,STI)区域。隔离区68可由藉由例如高密度等离子沉积的氧化硅形成，但是亦可使用根据各种技术形成的其他介电材料。可执行平坦化制程，诸如化学机械研磨(Chemical Mechanical Polish,CMP)，以移除过量的介电材料以及使得隔离区68的顶表面形成为与掩模层66的顶表面共平面。在其他实施例中，可以藉由用热氧化生长介电材料(诸如，氧化硅)来形成隔离区68。

在图3中，用与待形成的通道结构对应的开口图案化掩模层66，并且在掩模层66的每一开口中形成掩模盖70。可使用可接受的光刻与付蚀制程(诸如RIE等等)图案化掩模层66。可以藉由在开口中以及在掩模层66上沉积具有与掩模层66不同的付蚀选择性的材料来形成掩模盖70。掩模盖70的材料可为例如氮化硅、碳化硅、氧氮化硅、碳氮化硅等等，并且可使用CVD、PECVD、ALD等等来形成掩模盖70。随后可诸如藉由CMP平坦化掩模盖70的材料，以形成具有与掩模层66的顶表面共平面的顶表面的掩模盖70。

在图4中，诸如藉由对掩模层66具有选择性的适当付蚀移除掩模层66。在图5中，从基板60形成垂直通道结构72。使用掩模盖70作为掩模，诸如藉由使用如 RIE等等的适当的非等向性付蚀来使基板60凹陷以形成垂直通道结构72。垂直通道结构72可在与基板60的顶表面平行的平面中具有圆形、正方形、矩形、卵形、椭圆形等等的截面。垂直通道结构72可被称为纳米棒。虽然描绘为本文论述的制程中形成的每一晶体管或元件具有一个垂直通道结构72，但是每一晶体管或元件可包括多个垂直通道结构，垂直通道结构72可具有任何适当的形状或者形状组合。在其他实施例中，垂直通道结构72可包括外延地生长垂直通道结构72。外延生长可使用Ge、SiGe、SiC、SiP、SiPC、III-V族材料等等，或其组合。示例性的III-V族材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN，以及AlPN。

在图6中，在基板60上以及围绕垂直通道结构72形成填充介电层74。在一些实施例中，填充介电层74是藉由可流动的CVD(FCVD)(例如，在远端等离子系统中基于CVD的材料沉积)与后固化(诸如退火)形成的氧化物。在其他实施例中，可藉由另一沉积技术，诸如CVD、PECVD等等，或其组合来形成填充介电层74，并且填充介电层74可为介电材料，诸如氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、无掺杂的硅酸盐玻璃(un-doped silicate glass,USG)、氮化物、氧氮化物等等。在沉积填充介电层74之后，可执行CMP以将填充介电层74平坦化成具有与掩模盖70的顶表面以及隔离区68的顶表面共平面的顶表面。在图7中，诸如藉由使用适当的付蚀(诸如RIE等等)回蚀填充介电层74与隔离区68，以使得垂直通道结构72从填充介电层74突伸。

在图8中，在基板60的第二区域64上形成底层76与光阻剂78。底层76可包括藉由使用CVD、PECVD、ALD等等形成的硬掩模材料，诸如氮化硅、碳化硅、氧氮化硅、碳氮化硅等等。可诸如藉由CMP平坦化底层76。可首先在基板60的第一区域62与第二区域64中形成底层76。随后在第二区域64中的底层76上形成以及图案化光阻剂78。可藉由使用旋压技术形成光阻剂78以及使用可接受的光刻技术图案化光阻剂78。随后可诸如使用光阻剂78作为掩模，藉由付蚀(诸如RIE等等)移除该第一区域62中的部分底层76。在移除底层76之后，可从基板60的第一区域62移除填充介电层74。当暴露基板60的第一区域62时，底层76可保留在基板60的第二区域64中。

一旦形成底层76与光阻剂78，就将p型掺杂剂植入基板60的第一区域62中以形成p型掺杂的阱80。用于植入p型掺杂剂的示例性物质包括硼(B)、BF₂、铟(In)、氮(N)、碳(C)等等，或其组合。p型掺杂的阱80中的p型掺杂剂浓度可在从约1×10¹⁷cm^-3到约5×10¹⁹cm^-3的范围中。随后，在基板60的第一区域62中的p型掺杂的阱80内植入n型掺杂剂以形成n+掺杂的源极/漏极区82。用于植入n型掺杂剂的示例性物质包括砷(As)、磷(P)、锑(Sb)、氮(N)、碳(C)等等，或其组合。n+掺杂的源极/漏极区82中的n型掺杂剂浓度可在从约1×10²⁰cm^-3到约7×10²¹cm-³的范围中。随后可诸如藉由如适当的灰化移除光阻剂78以及藉由付蚀移除底层76来移除底层76与光阻剂78。

在图9中，在基板60的第一区域62上形成底层84与光阻剂86。底层84可包括藉由使用CVD、PECVD、ALD等等形成的硬掩模材料，诸如氮化硅、碳化硅、氧氮化硅、碳氮化硅等等。可诸如藉由CMP平坦化该底层84。可首先在基板60的第一区域62与第二区域64中形成底层84。随后在该第二区域64中的底层84上形成以及图案化光阻剂86。可藉由使用旋压技术形成光阻剂86以及使用可接受的光刻技术图案化该光阻剂86。随后可诸如使用光阻剂86作为掩模，藉由付蚀(诸如RIE等等)移除该第二区域64中的部分底层84。在移除底层84的后，可从基板60的第二区域64移除填充介电层74。当暴露基板60的第二区域64时，底层84可保留在基板60的第一区域62中。

一旦形成底层84与光阻剂86，就在基板60的第二区域64中植入n型掺杂剂以形成n型掺杂的阱88。用于植入n型掺杂剂的示例性物质包括砷(As)、磷(P)、锑(Sb)、氮(N)、碳(C)等等，或其组合。n型掺杂的阱88中的n型掺杂剂浓度可在从约1×10¹⁷cm^-3到约5×10¹⁹cm^-3的范围中。随后，在基板60的第二区域64中的n型掺杂的阱88内植入p型掺杂剂以形成P+掺杂的源极/漏极区90。用于植入p型掺杂剂的示例性物质包括硼(B)、BF₂、铟(In)、氮(N)、碳(C)等等，或其组合。P+掺杂的源极/漏极区90中的p型掺杂剂浓度可在从约5×10¹⁹cm^-3到约5×10²¹cm^-3的范围中。随后可诸如藉由如适当的灰化移除光阻剂86以及藉由付蚀移除底层84来移除底层84与光阻剂86。

在图10中，围绕垂直通道结构72的侧壁形成间隔物92。在一些实施例中，在基板60上方以及沿着垂直通道结构72的侧壁共形地沉积间隔层，以使得间隔层实质上在该层各处具有相同的厚度。在一些实施例中，间隔层是由SiN、SiON、 SiC、SiCN、SiOCN等等，或其组合构成的。可使用适当的沉积过程，诸如ALD、CVD、PVD等等，或其组合来沉积间隔层。随后诸如藉由使用等离子付蚀(如RIE等等)移除共形间隔层的实质上水平部分，来非等向性地付蚀间隔层。共形的间隔层的剩余垂直部分围绕以及沿着垂直通道结构72的侧壁形成间隔物92。

在图11中，在第一区域62中形成金属半导体化合物区域94，以及在第二区域64中形成金属半导体化合物区域96。可藉由在基板60上沉积金属以及使金属与半导体(诸如，基板60的半导体材料)反应来形成金属半导体化合物区域94与96。在一些实施例中，金属可包括钴、钛、镍、钨等等，或其组合，并且可藉由物理气相沉积(Physical Vapor Deposition,PVD)、ALD、CVD等等或其组合来沉积金属。可藉由使用退火(有时被称作自动对准硅化(salicidation)步骤)而使金属与半导体反应。可使用对在退火之后保留的任何未反应金属的材料具有选择性的付蚀(诸如，包括NH₄OH等等的付蚀)来移除该未反应的金属。在一些实施例中，以多重退火步骤执行退火过程。例如，在从约200℃到约500℃的范围中的第一温度下执行第一退火步骤，以及在从约500℃到约950℃的范围中的第二温度下执行第二退火步骤。金属半导体化合物区域94与96可包括CoSi、CoNiSi、TiSi、NiSi、WSi等等，或其组合。

间隔物92与掩模盖70用以防止金属在退火期间与垂直通道结构72的半导体材料反应。在基板60的第一区域62与第二区域64中半导体材料的暴露部分上形成金属半导体化合物区域94与96。如图所示，金属半导体化合物区域94与96分别形成在源极/漏极区82与90的不在间隔物92下方或不受间隔物92保护的全部暴露部分中。在其他实施例中，金属半导体化合物区域94与96可在基板60中被形成到更大或更小的程度。在一些实施例中，金属半导体化合物区域94与96完全围绕相应的一或多个垂直通道结构72。在一些其他实施例中，金属半导体化合物区域94与96部分地围绕相应的一或多个垂直通道结构72。在一些实施例中，间隔物92被省略，并且金属半导体化合物区域94与96可更靠近垂直通道结构72或者甚至底切垂直通道结构72。金属半导体化合物区域94与96可与垂直通道结构72的侧壁间隔间距S1。在一些实施例中，该间距S1在从约-3nm到约20nm的范围中。换言之，金属半导体化合物区域94与96可底切垂直通道结构72的侧壁至多达约3nm(因此，间距S1的下限为约-3nm)或者与侧壁间隔至多达20nm。在一些实施例中，间距S1小于10nm。

在其他实施例中，可使用其他传导特征结构来替代金属半导体化合物区域94与96，或者与金属半导体化合物区域94与96组合使用。例如，在第一区域62中，可使用外延生长材料，诸如SiP、SiC、SiPC、Si、Ge、III-V族材料，其组合等等。例如，在第二区域64中，可使用外延生长材料，诸如SiGe、Ge、含Ge材料、SiP、SiC、III-V族材料，其组合等等。

虽然图中未绘示，但是可执行通道植入来掺杂垂直通道结构72。植入过程可包括掩模区域，如上文关于图8与图9所论述的。可将n型掺杂剂植入基板60的第二区域64中的垂直通道结构72内以形成n型掺杂通道。用于植入n型掺杂剂的示例性物质包括砷(As)、磷(P)、锑(Sb)、锗(Ge)、氮(N)、碳(C)等等，或其组合。n型掺杂通道中的n型掺杂剂浓度可在从约1×10¹²cm^-3到约5×10¹³cm^-3的范围中。可将p型掺杂剂植入基板60的第一区域62中的垂直通道结构72内以形成p型掺杂通道。用于植入p型掺杂剂的示例性物质包括硼(B)、BF₂、铟(In)、锗(Ge)、氮(N)、碳(C)等等，或其组合。p型掺杂通道中的p型掺杂剂浓度可在从约1×10¹²cm^-3到约5×10¹³cm^-3的范围中。

在图13中，形成栅极介电层102与栅电极层104。在垂直通道结构72上，诸如在掩模盖70的顶表面上方以及沿着垂直通道结构72的侧壁共形地沉积栅极介电层102。根据一些实施例，栅极介电层102包括氧化硅、氮化硅，或多层该些材料。在其他实施例中，栅极介电层102包括高k介电材料，以及在该些实施例中栅极介电层102可具有大于约7.0，或者甚至大于约10.0的K值。高k介电材料可包括SiON、Si₃N₄、Ta₂O₅、Al₂O₃、Hf氧化物、Ta氧化物、Al氧化物等等，及其组合。栅极介电层102的形成方法可包括分子束沉积(MBD)、ALD、PECVD等等，或其组合。然后，在栅极介电层102上方沉积栅电极层104。栅电极层104可包括含金属材料，诸如TiN、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiSi、NiSi、PtSi、硅化物的多晶硅、含Cu材料、耐火材料等等，其组合，或者多层该些材料。在图14中，诸如藉由使用可接受的光刻与付蚀制程(诸如RIE等等)来图案化栅电极层104与栅极介电层102。

在图15中，在第一介电层100与栅电极层104上以及围绕该些垂直通道结构72形成第二介电层106。第二介电层106可包括藉由任何合适的方法如CVD、PECVD、旋涂等等，或其组合形成的氧化硅、四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、PSG、BPSG、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、SiOxCy、 旋压玻璃、旋压聚合物、硅碳材料，其化合物，其复合物，其组合等等。在一些实施例中，第二介电层106被沉积为具有大于栅电极层104的高度的厚度。随后执行平坦化过程，诸如CMP，以形成与第二介电层106的顶表面共平面的栅电极层104的顶表面。随后，进行受控的回蚀，诸如非等向性付蚀，来将第二介电层106付蚀到适当的厚度。第二介电层106可用于多种目的，诸如层间介电质(Inter-Layer Dielectric,ILD)。

在图16中，回蚀栅电极层104与栅极介电层102，以及从垂直通道结构72上方移除掩模盖70。可使用受控回蚀来回付蚀栅电极层104与栅极介电层102，该受控回蚀使用适当的付蚀制程，诸如对栅电极层104与栅极介电层102的材料具有选择性的非等向性或者等向性的付蚀。在回蚀栅电极层104与栅极介电层102之后，诸如藉由使用对掩模盖70的材料具有选择性的适当付蚀制程来移除掩模盖70。在回蚀第二介电层106、栅电极层104与栅极介电层102之后，垂直通道结构72从第二介电层106、栅电极层104与栅极介电层102中的每一层并且在该些层中的每一者上方突伸。

在图17中，在第二介电层106、栅电极层104、栅极介电层102，以及基板60的第二区域64中的垂直通道结构72上形成光阻剂108。可藉由使用旋压技术形成光阻剂108以及使用可接受的光刻技术图案化该光阻剂108。一旦形成光阻剂108，就在基板60的第一区域62中植入n型掺杂剂。在基板60的第一区域62中的垂直通道结构72内植入n型掺杂剂以在第一区域62中在第二介电层106、栅电极层104以及栅极介电层102上方突伸的的垂直通道结构72的部分内形成n+掺杂的源极/漏极区110。用于植入n型掺杂剂的示例性物质包括砷(As)、磷(P)、锑(Sb)、氮(N)、碳(C)等等，或其组合。n+掺杂的源极/漏极区110中的n型掺杂剂浓度可在从约1×10²⁰cm^-3到约7×10²¹cm^-3的范围中。随后可诸如藉由适当的灰化移除光阻剂108。

在图18中，在第二介电层106、栅电极层104、栅极介电层102，以及基板60的第一区域62中的垂直通道结构72上形成光阻剂112。可藉由使用旋压技术形成光阻剂112以及使用可接受的光刻技术图案化该光阻剂112。一旦形成光阻剂112，就在基板60的第二区域64中植入p型掺杂剂。在基板60的第二区域64中的垂直通道结构72内植入p型掺杂剂以在第二区域64中在第二介电层106、栅电极层104以及栅极介电层102上方突伸的垂直通道结构72的部分内形成P+掺杂的源极/漏极 区114。用于植入p型掺杂剂的示例性物质包括硼(B)、BF₂、铟(In)、氮(N)、碳(C)等等，或其组合。P+掺杂的源极/漏极区114中的p型掺杂剂浓度可在从约1×10²⁰cm^-3到约5×10²¹cm^-3的范围中。随后可诸如藉由适当的灰化移除光阻剂112。

在图19中，围绕以及沿着垂直通道结构72地在第二介电层106、栅电极层104以及栅极介电层102上方突伸的部分的侧壁形成间隔物116。在一些实施例中，在第二介电层106、栅电极层104，栅极介电层102以及垂直通道结构72上方以及沿着垂直通道结构72的侧壁共形地沉积间隔层，以使得间隔层实质上在该层各处具有相同的厚度。在一些实施例中，间隔层是由SiN、SiON、SiC、SiCN、SiOCN等等，或其组合构成的。可使用适当的沉积过程，诸如ALD、CVD、PVD等等，或其组合来沉积间隔层。随后诸如藉由使用等离子付蚀(如RIE等等)移除共形间隔层的实质上水平部分，来非等向性地付蚀间隔层。共形间隔层的剩余垂直部分围绕以及沿着垂直通道结构72的在第二介电层106、栅电极层104以及栅极介电层102上方突伸的侧壁形成间隔物116。

在图20中，在第二介电层106与间隔物116上以及围绕垂直通道结构72形成第三介电层118，以及在第三介电层118上方形成半导体层120。第三介电层118可包括藉由任何合适的方法如CVD、PECVD、旋压等等，或其组合形成的氧化硅、TEOS、PSG、BPSG、FSG、SiOxCy、旋压玻璃、旋压聚合物、硅碳材料，其化合物，其复合物，其组合等等。在一些实施例中，第三介电层118被沉积为具有大于垂直通道结构72的高度的厚度。随后执行平坦化过程，诸如CMP，以形成与第三介电层118的顶表面共平面的垂直通道结构72的顶表面。此可致使垂直通道结构72的源极/漏极区110与114被经由第三介电层118暴露。

在第三介电层118上方，以及在垂直通道结构72的暴露表面上形成半导体层120。半导体层120可以是硅，诸如多晶硅或非晶硅等等。可以使用任何合适的方法诸如CVD、PECVD等等或其组合来形成半导体层120。

在图21中，在第三介电层118上方，以及在垂直通道结构72的暴露表面上形成金属半导体化合物区域122。在一些实施例中，图案化半导体层120以对应金属半导体化合物区域122。随后可在半导体层120的剩余部分上以及在第三介电层118上沉积金属。金属可与半导体层120的剩余部分反应。在一些实施例中，金属可包括钴、钛、镍、钨等等，或其组合，并且可藉由PVD、ALD、CVD等等或其组合来沉积该金属。可藉由使用退火而使金属与半导体层120反应。可使 用对在退火之后保留的任何未反应金属的材料具有选择性的付蚀来移除未反应的金属。金属半导体化合物区域122可包括CoSi、CoNiSi、TiSi、NiSi、WSi、PtSi、MoSi等等，或其组合。在其他实施例中，可使用其他传导特征结构来替代或者与金属半导体化合物区域122组合使用，诸如可为掺杂的半导体；金属，诸如W、Cu与Al；金属合金，诸如TiN与TaN；等等，或其组合。

在图22中，在第三介电层118与金属半导体化合物区域122上方形成第四介电层124，诸如ILD，以及穿过各个介电层到各个元件形成触点(contact)126、128与130。第四介电层124可包括藉由任何合适的方法如CVD、PECVD、旋压等等，或其组合形成的氧化硅、TEOS、PSG、BPSG、FSG、SiOxCy、旋压玻璃、旋压聚合物、硅碳材料，其化合物，其复合物，其组合等等。可执行平坦化过程(诸如CMP)来平坦化第二介电层106。

可使用一或多个付蚀步骤形成用于触点126、128与130的开口。穿过第四介电层124、第三介电层118、第二介电层106与第一介电层100到相应的金属半导体化合物区域94与96付蚀用于触点126的开口。穿过第四介电层124到相应的金属半导体化合物区域122付蚀用于触点128的开口。穿过第四介电层124、第三介电层118与第二介电层106到相应的栅电极层104付蚀用于触点130的开口。可使用可接受的光刻与付蚀技术形成该些开口。

在开口中形成衬垫(liner)，诸如，扩散阻障层、粘附层等等与导电材料。衬垫可包括藉由ALD、CVD等等形成的钛、氮化钛、钽、氮化钽等等。导电材料可为藉由ALD、CVD、PVD等等形成的铜、铜合金、银、黄金、钨、铝、镍等等。可执行平坦化过程(诸如CMP)以从第四介电层124的表面移除过量的材料。剩余衬垫与导电材料在开口中形成触点126、128与130。触点126实体地且电性地耦接到相应的金属半导体化合物区域94与96。触点128实体地且电性地耦接到相应的金属半导体化合物区域122。触点130实体地且电性地耦接到相应的栅电极层104。触点126可被称为主动区触点或者源极触点。触点128可被称为顶板触点或者漏极触点。触点130可被称为栅极触点。

本领域一般技艺人士将轻易地理解可形成额外的介电层(诸如IMD)，介电层可包括额外的敷金属与通孔。此外，本领域一般技艺人士将轻易地理解可修改本文论述的层及/或水平面。例如，若上覆通孔延伸穿过介电层124、118、 106与100中的一或多者，诸如当上覆通孔实体地且电性地耦接金属半导体化合物区域122时，可以修改及/或消除触点126、128与130。

图23A与图23B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图。图23A以及图23B的平面图包括两个垂直通道结构72(例如，纳米棒)，垂直通道结构72具有邻近垂直通道结构72的金属半导体化合物区域150(150A、150B，以及150C)以及电性且实体地耦接到金属半导体化合物区域150的触点126。金属半导体化合物区域150类似于如上论述的金属半导体化合物区域94与96，以及在本文不再重复该描述。金属半导体化合物区域150可取决于垂直式栅极环绕元件结构的构造而表示金属半导体化合物区域94或96中的任意一个。

在图23A到图28B中，图式中的对垂直通道结构72可具有邻接每一对中的两个垂直通道结构72的侧边的单一栅电极(例如104)。在其他实施例中，垂直通道结构72中的每一者可具有单独的栅电极。

如上文所论述的，金属半导体化合物区域150与垂直通道结构72的侧壁及末端间隔间距S1。在一些实施例中，间距S1在从约-3nm到约20nm的范围中。换言的，金属半导体化合物区域150可底切垂直通道结构72的侧壁至多达约3nm(因此，间距S1的下限为约-3nm)或者与侧壁间隔至多达20nm。垂直通道结构72可与最接近的邻近垂直通道结构72间隔间距S2。在一些实施例中，间距S2在从约1nm到约50nm的范围中。

在图23A与图23B以及后续图式中金属半导体化合物区域150已经被绘示为被划分为若干不同类型的金属半导体化合物区域150(例如，150A、150B、150C等等)。此是为了帮助论述，以及在同一时刻藉由相同的制程形成各种类型的金属半导体化合物区域150作为连续的金属半导体化合物区域150。

沿着且邻近于垂直通道结构72中的至少一者的侧壁形成金属半导体化合物区域150A，并且金属半导体化合物区域150A具有与其直接接触的触点126。沿着以及邻近于垂直通道结构72中的至少一者的末端形成金属半导体化合物区域150B。在一些实施例中，金属半导体化合物区域150B具有在从约1nm到约30nm的范围中的宽度W1。沿着且在至少两个垂直通道结构72之间形成金属半导体化合物区域150C。在一些实施例中，金属半导体化合物区域150A直接邻接金属半 导体化合物区域150B中的至少一者，以及金属半导体化合物区域150B直接邻接金属半导体化合物区域150C中的至少一者。

在图23A的实施例中，金属半导体化合物区域150围绕垂直通道结构72中一者的至少三个侧边以及垂直通道结构72中另一者的至少两个侧边。在图23A的实施例中，金属半导体化合物区域150围绕垂直通道结构72中一者的全部四边以及垂直通道结构72中另一者的至少三个侧边。

图24A与图24B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图。图24A与图24B中的实施例类似于图23A与图23B的实施例，区别在于图24A与图24B的实施例在相邻垂直通道结构72之间不具有金属半导体化合物区域150(参见图23A与图23B中的150C)。在本文不再重复先前描述的实施例的细节。

图25A、图25B和图25C是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图。图25A、图25B与图25C中的实施例类似于上述实施例，区别在于图25A、图25B与图25C中的实施例具有从彼此偏移以使得其末端不对准的垂直通道结构72。在本文不再重复先前描述的实施例的细节。

图25A绘示其中金属半导体化合物区域150B邻近于垂直通道结构72中的一者的末端但是不邻近于另一垂直通道结构72的末端的实施例。金属半导体化合物区域150B的不对称构造使得垂直通道结构72偏移。

图25B绘示其中狭窄的金属半导体化合物区域150B邻近于垂直通道结构72中的一者的末端以及较宽的金属半导体化合物区域150D邻近于另一垂直通道结构72的末端的实施例。在一些实施例中，金属半导体化合物区域150D具有在从约2nm到约60nm的范围中的宽度W2。金属半导体化合物区域150B与150D的不对称构造使得垂直通道结构72偏移。

图25C绘示类似于图25B中的实施例的实施例，区别在于此实施例更包含另一金属半导体化合物区域150A以及与此金属半导体化合物区域150A直接接触的另一触点126。在此实施例中，每一垂直通道结构72具有金属半导体化合物区域150A与触点126。

图26A和图26B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图。图26A绘示类似于图25B中的实施例的实施例， 区别在于此实施例更包含在垂直通道结构72的其他末端上的另一金属半导体化合物区域150B以及另一金属半导体化合物区域150D。在此实施例中，每一垂直通道结构72在垂直通道结构72的至少三个侧边上具有金属半导体化合物区域150。

图26B绘示类似于图26A中的实施例的实施例，区别在于此实施例更包含另一金属半导体化合物区域150A以及与此金属半导体化合物区域150A直接接触的另一触点126。在此实施例中，每一垂直通道结构72具有金属半导体化合物区域150A与触点126，以及每一垂直通道结构72在垂直通道结构72的全部四边上具有金属半导体化合物区域150。

图27A、图27B、图27C和图27D是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图。图27A绘示类似于图25A中的实施例的实施例，区别在于此实施例更包含在垂直通道结构72中的一者的末端上的金属半导体化合物区域150D。在此实施例中，金属半导体化合物区域150B是垂直通道结构72中的一者的一末端上的一个金属半导体化合物区域，以及金属半导体化合物区域150D是垂直通道结构72中的另一者的一相对末端上的一个金属半导体化合物区域。

图27B绘示类似于图27A的实施例的实施例，区别在于在此实施例中每一垂直通道结构72在一个末端上具有金属半导体化合物区域150B，而在另一末端上具有金属半导体化合物区域150D。在此实施例中，垂直通道结构72中的一者在第一末端上具有金属半导体化合物区域150B，以及在第二末端上具有金属半导体化合物区域150D，而另一垂直通道结构在第一末端上具有金属半导体化合物区域150D以及在第二末端上具有金属半导体化合物区域150B。

图27C绘示类似于图27A的实施例的实施例，区别在于在此实施例中在垂直通道结构72之间不包括金属半导体化合物区域150C。

图27D绘示类似于图27A的实施例的实施例，区别在于在此实施例中图27A中的金属半导体化合物区域150D被用较狭窄的金属半导体化合物区域150B替代，以及此实施例更包含另一金属半导体化合物区域150A以及与此金属半导体化合物区域150A直接接触的另一触点126。

图28A和图28B是根据一些实施例形成的垂直式栅极环绕元件结构的金属半导体化合物和元件配置的平面图。图28A与图28B中的实施例类似于上述实施例， 区别在于图28A与图28B的实施例具有与邻近于垂直通道结构72的末端的金属半导体化合物区域150直接接触的触点126。在本文不再重复先前描述的实施例的细节。

沿着且邻近于垂直通道结构72中的至少一者的末端形成金属半导体化合物区域150E，并且金属半导体化合物区域150E具有与其直接接触的触点126。沿着且邻近于垂直通道结构72中的至少一者的侧壁形成金属半导体化合物区域150F。邻近于垂直通道结构72中的至少一者的至少两个侧壁以及在至少两个侧壁之间形成金属半导体化合物区域150G。在一些实施例中，金属半导体化合物区域150F具有在从约1nm到约30nm的范围中的宽度W1。在一些实施例中，金属半导体化合物区域150E直接邻接金属半导体化合物区域150F中的至少一者，以及金属半导体化合物区域150F直接邻接金属半导体化合物区域150C中的至少一者。

一些实施例可并入VGAA晶体管的新兴技术。此外，一些实施例由于在源极/漏极触点(例如触点126)与如由至少部分地围绕该些垂直通道结构72的金属半导体化合物区域(例如，区域94、96及/或150)赋能的垂直通道结构(例如，结构72)之间的电阻降低而具有增进的效能。金属半导体区域相较于覆于其上的掺杂区域(例如，区域80与88)具有降低的电阻，以及因此在垂直通道结构与源极/漏极触点之间传递的电流可主要流经较低电阻的金属半导体化合物区域，而非较高电阻的掺杂区域。此外，因为至少部分地围绕(若非完全围绕的话)垂直通道结构形成金属半导体化合物区域，所以金属半导体化合物区域的降低电阻的路径可被用于垂直通道结构的几乎任意部分，甚至当该垂直通道结构是细长的(诸如纳米棒结构)时。藉由使金属半导体化合物区域至少部分地围绕该些垂直通道结构，元件电阻可被改善多达约百分之10。

先前概述了若干实施例的特征，以便本领域熟习此项技艺者可更好地理解本揭露的各态样。本领域熟习此项技艺者应当了解到他们可容易地使用本揭露作为基础来设计或者修改用于实行相同目的及/或实现本文引入的实施例的相同优势的其他制程及结构。本领域熟习此项技艺者亦应当了解到，此类等效构造不脱离本揭露的精神及范畴，以及在不脱离本揭露的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。