具有互连结构的鳍式场效应晶体管（FINFET）器件结构的制作方法

本申请要求于2015年6月15日提交的美国临时专利申请第62/175,849号名称为“Fin field effect transistor(FinFET)device structure with interconnect structure”的优先权，将其全部内容并入本申请作为参考。本申请与年月日提交的标题为“Fin field effect transistor(FinFET)device structure with interconnect structure”的美国专利申请第--号的共同未决的共同受让的美国专利申请有关，其全部内容结合于此作为参考。(申请人案号为No.P20150390US01)

技术领域

本发明涉及具有互连结构的鳍式场效应晶体管(FINFET)器件结构。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。在单个半导体晶圆上通常制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。通常，以例如多芯片模式或以其他封装类型来单独地封装单独的管芯。

在半导体器件的制造中，为了增大器件密度而连续不断地减小半导体器件的尺寸。因此，提供了多层互连结构。互连结构可以包括一个或多个导线和通孔层。

尽管目前互连结构和制造互连结构的方法普遍足够用于它们的预期目的，但它们并非在所有方面令人满意。

技术实现要素：

为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件结构，包括：

第一金属层，形成在衬底上方；以及

互连结构，形成在所述第一金属层上方，其中，所述互连结构包括上部、中间部和下部，在所述上部和所述下部之间连接所述中间部，所述上部和所述下部均具有恒定的宽度，并且所述中间部具有从所述上部至所述下部逐渐减小的锥形宽度。

根据本发明的一个实施例，所述互连结构的所述上部具有第一宽度，并且所述下部具有第三宽度，所述锥形宽度小于所述第一宽度并大于所述第三宽度。

根据本发明的一个实施例，还包括：

介电层，形成在所述第一金属层上方，其中，所述互连结构形成在所述介电层中。

根据本发明的一个实施例，所述互连结构包括粘合层和第二金属层，其中，所述粘合层形成在所述第二金属层和所述介电层之间。

根据本发明的一个实施例，所述第二金属层的一部分与所述介电层直接接触。

根据本发明的一个实施例，所述粘合层是不连续的层并且包括第一部分和形成在所述第一部分下方的第二部分。

根据本发明的一个实施例，所述第二部分具有斜顶面。

根据本发明的一个实施例，所述粘合层的所述第一部分具有延伸的底面，所述延伸的底面大于所述第一部分的顶面。

根据本发明的一个实施例，还包括：

蚀刻停止层，形成在所述第一金属层上，其中，所述互连结构通过所述蚀刻停止层电连接至所述第一金属层，所述互连结构的一部分被所述蚀刻停止层包围。

根据本发明的另一方面，提供了一种半导体器件结构，包括：

第一金属层，形成在衬底上方；

介电层，形成在所述第一金属层上方；

粘合层，形成在所述介电层中和所述第一金属层上方，其中，所述粘合层是不连续的层；以及

第二金属层，形成在所述介电层中，其中，所述粘合层形成在所述第二金属层和所述介电层之间，其中，所述第二金属层包括通孔部分和位于所述通孔部分上方的沟槽部分，并且所述沟槽部分宽于所述通孔部分。

根据本发明的一个实施例，所述粘合层包括第一部分和第二部分，所述第一部分内衬于所述沟槽部分，并且所述第二部分内衬于所述通孔部分。

根据本发明的一个实施例，所述粘合层的所述第二部分具有不平行于所述第一金属层的顶面的顶面。

根据本发明的一个实施例，所述粘合层的所述第一部分具有延伸的底面，所述延伸的底面大于所述第一部分的顶面。

根据本发明的一个实施例，所述第二金属层进一步包括界面部分，所述界面部分位于所述通孔部分和所述沟槽部分之间，其中，所述界面部分具有一对弯曲的侧壁。

根据本发明的一个实施例，所述界面部分的一部分与所述介电层直接接触。

根据本发明的一个实施例，所述界面部分具有从所述通孔部分朝着所述沟槽部分逐渐减小的锥形宽度。

根据本发明的一个实施例，还包括：

鳍式场效应晶体管(FinFET)器件，形成在所述衬底上方；以及

接触结构，形成在所述FinFET结构上方，其中，所述接触结构电连接至所述第一金属层。

根据本发明的又一方面，提供了一种用于形成半导体器件结构的方法，包括：

在衬底上方形成第一金属层；

在所述第一金属层上方形成蚀刻停止层；

在所述蚀刻停止层上方形成介电层；

在所述介电层中形成沟槽开口和通孔开口；

在所述沟槽开口和所述通孔开口的侧壁和底面上形成粘合层；

去除所述蚀刻停止层的正好位于所述第一金属层之上的部分并且去除所述粘合层的一部分以暴露出所述介电层的一部分；以及

在所述通孔开口和所述沟槽开口中填充第二金属层，其中，所述第二金属层电连接至所述第一金属层。

根据本发明的一个实施例，还包括：

在所述介电层上方形成图案化的硬掩模层；以及

通过所述图案化的硬掩模层图案化所述介电层，从而使得所述沟槽开口位于所述通孔开口上方，并且所述沟槽开口的宽度大于所述通孔开口的宽度。

根据本发明的一个实施例，在去除所述粘合层的所述部分以暴露出所述介电层的所述部分之后，其中，所述粘合层变成不连续的层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构上的互连结构的三维图。

图2A至图2P示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面图示。

图2P'示出了根据本发明的一些实施例的图2P的区域A的放大的图示。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施 例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

描述一些实施例的变化。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以代替或消除描述的一些操作。

提供用于形成一种具有互连结构的半导体结构的实施例。互连结构包括形成在介电层中的多个金属化层(诸如金属间电介质，IMD)。用于形成互连结构的一种工艺是双镶嵌工艺。

图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构100上的互连结构的三维图。

FinFET器件结构100包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或额外地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有覆于块状半导体上面的外延层。

FinFET器件结构100也包括从衬底102延伸的一个或多个鳍结构20(例如，Si鳍)。鳍结构20可以可选择地包括锗(Ge)。可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构20。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构20。

形成诸如浅沟槽隔离(STI)结构的隔离结构22以围绕鳍结构20。如图1所示，在一些实施例中，隔离结构22围绕鳍结构20的下部，并且鳍结构20的上部从隔离结构22突出。换句话说，鳍结构20的一部分嵌入隔离结构22中。隔离结构22防止电干扰或串扰。

FinFET器件结构110还包括栅极堆叠结构，栅极堆叠结构包括栅极介电层32和栅电极34。栅极堆叠结构形成在鳍结构20的中心部分上方。在 一些其他实施例中，栅极堆叠结构是伪栅极堆叠件并且在实施高热预算工艺之后，稍后由金属栅极(MG)替代。

如图1所示，在栅电极34的相对的两个侧壁上形成间隔件36。邻近栅极堆叠结构形成源极/漏极(S/D)结构24。接触结构40形成在源极/漏极(S/D)结构24上方，并且第一金属层104形成在接触结构40上方。在第一金属层104上方形成沟槽通孔结构50。第二金属层(未示出)将形成在沟槽通孔结构50上。沟槽通孔结构50设置在第一金属层104和第二金属层之间并且配置为电连接至第一金属层104和第二金属层。

图1是包括鳍式场效应晶体管(FinFET)器件结构上方的第一金属层和沟槽通孔结构50的互连结构的简化图。图1中未示出诸如层间介电(ILD)层和掺杂区域的一些部件。

图2A至图2P示出了根据本发明的一些实施例的形成具有互连结构50a的半导体器件结构的各个阶段的截面图示。图2A至图2P示出了用于形成双镶嵌结构的沟槽优先工艺。

如图2A所示，半导体器件结构100包括衬底102。衬底102包括第一区域11和第二区域12。在一些实施例中，第一区域11是密集区域，并且第二区域12是隔离区域。衬底102可以由硅或其他半导体材料制成。在衬底102中形成一些器件元件(未示出)。器件元件包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管、和/或其他适用的元件。实施各个工艺来形成器件元件，诸如沉积、蚀刻、注入、光刻、退火和/或其他适用的工艺。在一些实施例中，在前段制程(FEOL)工艺中的衬底102中形成器件元件。

衬底102可包括各种掺杂区域，诸如p型阱或n型阱。掺杂区域可掺杂有p型掺杂剂(诸如硼或BF₂)和/或n型掺杂剂(诸如磷(P)或砷(As))。可直接在衬底102上、在P阱结构中、在N阱结构中或在双阱结构中形成掺杂区域。

衬底102可进一步包括隔离部件(未示出)，诸如浅沟槽隔离(STI) 部件或硅的局部氧化(LOCOS)部件。隔离部件可限定和隔离各个器件元件。

如图2A所示，在衬底102上形成第一介电层106(诸如金属间电介质，IMD)，以及在第一介电层106中嵌入第一金属层104a和第二金属层104b。第一金属层104a在第一区域11中，第二金属层104b在第二区域12中。在后段制程(BEOL)工艺中形成第一介电层106、第一金属层104a和第二金属层104b。

第一介电层106可为单层或多层。第一介电层106由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低k)的介电材料或它们的组合制成。在一些实施例中，第一介电层106由具有低于约2.5的介电常数(k)的极低k(ELK)介电材料制成。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(特氟龙)或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括多孔形式的现有的介电材料，诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔氧化硅(SiO₂)。在一些实施例中，介电层106通过等离子体增强化学气相沉积(PECVD)工艺或通过旋涂工艺沉积。

在一些实施例中，第一金属层104a和第二金属层104b独立地由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)或钽合金制成。在一些实施例中，通过镀方法形成第一金属层104。

在第一介电层106上方形成蚀刻停止层110。蚀刻停止层110可为单层或多层。蚀刻停止层110保护下面的层(诸如第一介电层106)并且还提供用于后续形成的层的改进的粘着性。

蚀刻停止层110由含金属材料制成，诸如含铝材料。在一些实施例中，含铝材料是氮化铝、氧化铝或氮氧化铝。含铝材料可以增加半导体器件100的速度。

在蚀刻停止层110上方形成第二介电层112。第二介电层112可为单层或多层。第二介电层112由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低k)的介电材料或它们的组合制成。在 一些实施例中，第二介电层112由具有低于约2.5的介电常数(k)的极低k(ELK)介电材料制成。

抗反射层114和硬掩模层116依序地形成在第二介电层112上方。在一些实施例中，抗反射层114由无氮材料制成，诸如碳氧化硅(SiOC)。在一些实施例中，硬掩模层116由金属材料制成，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。由金属材料制成的硬掩模层116配置为在等离子体工艺期间提供相对于第二介电层112的高蚀刻选择性。

三层光刻胶结构120形成在硬掩模层116上。三层光刻胶结构120包括底层124、中间层126和顶层128。在一些实施例中，底层124是底部抗反射涂覆(BARC)层，其在光刻工艺期间用于减小反射。在一些实施例中，底层124由无氮材料制成，诸如富含硅的氧化物或碳氧化硅(SiOC)。在一些实施例中，中间层126由硅基材料制成，诸如氮化硅、氮氧化硅或氧化硅。

顶层128可为正性光刻胶层或负性光刻胶层。在一些实施例中，顶层128由聚(甲基丙烯酸甲酯)(PMMA)、聚(甲基戊二酰亚胺)(PMGI)、酚醛树脂(DNQ/酯醛树脂)或SU-8制成。在一些实施例中，底层124的厚度与中间层126的厚度的比率在从约4至约8的范围内。

然后，如图2B所示，根据本发明的一些实施例，图案化顶层128以形成图案化的顶层128。图案化的顶层128包括第一部分128a、第二部分128b和第三部分128c。

如图2C所示，根据本发明的一些实施例，在图案化顶层128之后，通过将图案化的顶层128用作掩模来图案化中间层126。结果，顶层128的图案化转移至中间层126以形成图案化的中间层126。

如图2D所示，根据本发明的一些实施例，在图案化中间层126之后，通过将图案化的中间层126用作掩模来图案化底层124。

然后，如图2E所示，根据本发明的一些实施例，通过将图案化的底层124用作掩模来图案化硬掩模层116。然后，通过蚀刻工艺去除三层光刻胶结构120。因此，获得图案化的硬掩模层116，并且图案化的硬掩模层116包括第一部分116a、第二部分116b和第三部分116c。第一宽度W₁形成在 第一部分116a和第二部分116b之间。第二宽度W₂形成在第二部分116b和第三部分116c之间。在一些实施例中，第一宽度W₁基本上等于第二宽度W₂。

如图2F所示，根据本发明的一些实施例，在图案化硬掩模层116之后，第二光刻胶结构220形成在图案化的硬掩模层116上方。第二光刻胶结构220包括底层224、中间层226和顶层228。

如图2G所示，根据本发明的一些实施例，首先图案化第二光刻胶结构220的顶层228以形成图案化的顶层228。图案化的顶层228包括第一部分228a、第二部分228b和第三部分228c。第三宽度W₃形成在第一部分228a和第二部分228b之间。第四宽度W₄形成在第二部分228b和第三部分228c之间。第三宽度W₃基本上等于第四宽度W₄。介于第一部分228a和第二部分228b之间的第三宽度W₃小于介于图案化的硬掩模层116的第一部分116a和第二部分116b之间的第一宽度W₁(如图2E所示)。

然后，如图2H所示，根据本发明的一些实施例，通过将图案化的顶层228用作掩模来图案化中间层226。

如图2I所示，根据本发明的一些实施例，在图案化中间层226之后，去除底层224和抗反射层114的部分。通过第一蚀刻工艺310去除抗反射层114的一部分以在第一区域11中形成第一凹槽302a和在第二区域12中形成第二凹槽302b。凹槽302的侧壁垂直于抗反射层114。第一凹槽302a的宽度基本上等于第二凹槽302b的宽度。

第一等离子体工艺310包括使用包括氧气(O₂)、二氧化碳(CO₂)或其他适用气体的第一蚀刻气体。除了气体之外，可以通过各种参数(诸如压力、功率、温度和/或其他合适的参数)调整第一蚀刻工艺310。

如图2J所示，根据本发明的一些实施例，在形成第一凹槽302a和第二凹槽302b之后，通过第二蚀刻工艺330蚀刻穿过抗反射层114并且去除第二介电层112的一部分。

结果，拉长凹槽302以形成第一开口304a和第二开口304b。应该注意，第一开口304a和第二开口304b的侧壁垂直于第二介电层112。换言之，第一开口304a和第二开口304b均具有基本上垂直的轮廓。

通过使用包括含氟气体、氮气(N₂)、氧气(O₂)或它们的组合的第二蚀刻气体实施第二蚀刻工艺330。含氟气体包括氮六氟乙烷(C₂F₆)、四氟甲烷(CF₄)、三氟甲烷(CHF₃)、二氟甲烷(CH₂F₂)、八氟丙烷(C₃F₈)、八氟环丁烷(C₄F₈)或它们的组合。

如图2K所示，根据本发明的一些实施例，去除第二光刻胶结构220。因此，暴露出图案化的硬掩模层116。

如图2L所示，根据本发明的一些实施例，在去除第二光刻胶结构220之后，通过第三蚀刻工艺350蚀刻穿过第二介电层112和蚀刻停止层110以暴露出第一金属层104。

因此，形成第一通孔开口306a和第一沟槽开口308a，并且它们共同地构成第一沟槽通孔结构以用作双镶嵌腔。第一通孔开口306a具有第一宽度D₁。在一些实施例中，第一宽度D₁在从约30nm至约60nm的范围内。第一沟槽开口308a具有第三宽度D₃。在一些实施例中，第三宽度D₃大于第一宽度D₁。

如果第一宽度D₁小于30nm，那么尺寸太小而不能填充导电材料。如果第一宽度D₁大于60nm，两个邻近通孔开口之间的间距小于预定的数值。

通过使用包括含氟气体、氮气(N₂)、氧气(O₂)或它们的组合的第三蚀刻气体来实施第三蚀刻工艺350。含氟气体包括氮六氟乙烷(C₂F₆)、四氟甲烷(CF₄)、三氟甲烷(CHF₃)、二氟甲烷(CH₂F₂)、八氟丙烷(C₃F₈)、八氟环丁烷(C₄F₈)或它们的组合。

用于第三蚀刻工艺350中的第三蚀刻气体进一步包括稀释气体，诸如像氩气(Ar)或氦气(He)的惰性气体。使用稀释气体以减小负载效应。

如图2M所示，根据本发明的一些实施例，在第三蚀刻工艺350之后，在通孔开口306a、306b和沟槽开口308a、308b的侧壁和底面上形成粘合层130。此外，粘合层130也形成在硬掩模层116上。

使用粘合层130以提供用于后续形成的层的改进的粘着性。在一些实施例中，粘合层130由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或氮化铝(AlN)制成。

如图2N所示，根据本发明的一些实施例，在形成粘合层130之后，通 过第四蚀刻工艺370去除蚀刻停止层110的一部分以暴露出第一金属层104a和第二金属层104b。

在一些实施例中，第四蚀刻工艺370是干蚀刻工艺，诸如等离子体工艺。在第四蚀刻工艺370期间，电场集中在开口的角部区域处。因此，可以损坏角部区域。如图2N所示，也去除粘合层130的特别地在角部区域处的部分。结果，粘合层130变为不连续的层。

粘合层130包括第一部分130a和位于第一部分130a下方的第二部分130b。第一部分130a邻近或内衬于沟槽开口308a、308b并且第二部分130b邻近或内衬于通孔开口306a、306b。

在一些实施例中，粘合层130的第一部分130a具有在水平方向上的延伸的底面(平行于金属层104的顶面)。延伸的底面大于粘合层130的第一部分130a的顶面。

在一些实施例中，粘合层130的第二部分130b具有斜面。在一些实施例中，粘合层130的第二部分130b具有与第一金属层104a、104b的顶面不平行的顶面。

在第四蚀刻工艺370期间(如图2N所示)，如果在第一通孔开口306a和第二通孔开口306b上没有粘合层，第一金属层104a和第二金属层104b被暴露出并且在第一通孔开口306a和第二通孔开口306b上可能形成一些副产物(诸如含金属材料)。当不期望的副产物沉积在第一通孔开口306a和第二通孔开口306b的侧壁上时，通孔开口306a、306b的宽度可能变得更小，并且导电部件142难以填充至通孔开口306a、306b中。此外，一些含金属材料可以再溅射在通孔开口306a、306b的侧壁上。结果，导电部件142和第二介电层之间的粘着性减小。因此，在暴露出第一金属层104a和第二金属层104b之前形成粘合层130。

如图2O所示，根据本发明的一些实施例，在第四蚀刻工艺370之后，在沟槽开口308a、308b中，通孔开口306a、306b中和硬掩模层116上形成导电部件142。

导电部件142电连接至第一金属层104。在一些实施例中，导电部件142称为第二金属层。嵌入在第一介电层106中的第一金属层104和嵌入 在第二介电层112中的导电部件142构造了互连结构50a的一部分。在一些实施例中，导电部件142由铜(Cu)、铜合金、铝(Al)、铝合金或它们的组合制成。

应该注意，介电层112(特别地低k材料)和导电部件142之间的粘着性较差。如果介电层112和导电部件142之间没有形成粘合层130，那么图2P之后通过实施烘烤工艺，导电部件142可能缩小。因此，粘合层130配置成增加粘着性和防止导电部件142的缩小问题。

然后，如图2P所示，根据本发明的一些实施例，从沟槽开口308a、308b去除抗反射层114、硬掩模层116和一些导电部件142。图2P'示出了根据本发明的一些实施例的图2P的区域A的放大的图示。在一些实施例中，通过化学机械抛光(CMP)工艺去除抗反射层114和硬掩模层116。

如图2P所示，粘合层130围绕导电部件142的一部分，但是并不是所有的导电部件142都由粘合层130围绕。导电部件142包括上部(也称为沟槽部分)142a、下部142c(也称为通孔部分)和介于上部142a和下部142c之间的中间部(也称为界面部分)142b。上部142a和中间部142b之间以及中间部142b(或界面部分)和下部142c之间没有明显的界面存在。图2P中示出的虚线用于阐明本发明。

上部142a具有恒定宽度W₅，并且下部142c具有恒定宽度W₆。但是，中间部142b具有从上部142a至下部142c逐渐减小的锥形宽度。换言之，中间部142b具有一对弯曲的侧壁。宽度W₅大于宽度W₆，并且锥形宽度小于宽度W₅并且大于宽度W₆。

应该注意，粘合层130形成在导电部件142和第二介电层112之间，并且导电部件142的上部142a和下部142c的部分形成在粘合层130上。但是，导电部件142的中间部分142b的部分不形成在粘合层130上。由于粘合层130是不连续的层，所以导电部件142的中间部分142b不是与粘合层130接触，而是与第二介电层112直接接触。

如上所述，粘合层130包括第一部分130a和第二部分130b。如图2P和2P'所示，第一部分130a对导电部件142的上部142a加衬并且第二部分130b对导电部件142的下部142c加衬。蚀刻停止层围绕互连结构的一部分。 更具体地，蚀刻停止层110围绕导电部件的一部分。

如上所述，粘合层130包括第一部分130a和第二部分130b。如图2P和2P'所示，第一部分130a对导电部件142的上部142a加衬并且第二部分130b对导电部件142的下部142c加衬。蚀刻停止层围绕互联结构的部分。更具体地，蚀刻停止层110围绕导电部件142的部分。

如上所述，在第四蚀刻工艺370(如图2N所示)期间，如果在第一通孔开口306a和第二通孔开口306b上没有形成粘合层130，第一金属层和第二金属层104a、104b暴露出并且一些副产物(诸如含金属材料)可能形成在第一通孔开口306a和第二通孔开口306b上。结果，不期望的副产物沉积在通孔开口306a、306b的侧壁上。第一通孔开口306a和第二通孔开口306b的宽度变得更小，并且导电部件142难以填充至第一通孔开口306a和第二通孔开口306b中。

此外，一些含金属材料可以再溅射在第一通孔开口306a和第二通孔开口306b的侧壁上。结果，导电部件142和第二介电层之间的粘着性减小。在图2P中示出的去除工艺之后，当实施烘烤工艺时，导电部件142可以容易地分层。为了防止分层问题并且增加导电部件142和第二介电层112之间的粘着性，在暴露出金属层104a、104b之前，如图2M所示形成粘合层130。粘合层130保护第一通孔开口306a和第二通孔开口306b的侧壁免受污染。此外，粘合层130增加导电部件142和第二介电层112之间的粘合性。

提供了用于形成一种半导体器件结构的实施例和用于形成半导体器件结构的方法。半导体器件结构包括形成在衬底上方的FinFET结构和形成在FinFET结构上方的互连结构。互连结构包括具有沟槽通孔结构的双镶嵌结构。沟槽开口和通孔开口形成在介电层中，并且导电部件填充至沟槽开口和通孔开口中以形成沟槽通孔结构。

在暴露出第一金属层之前，在沟槽通孔结构上形成粘合层。粘合层是不连续的层并且具有延伸部分。粘合层配置成提高介电层和导电部件之间的粘着性。因此，防止了导电部件的分层问题。此外，改进了半导体器件结构的性能。

在一些实施例中，提供了一种半导体器件结构。半导体器件结构包括形成在衬底上方的第一金属层和形成在第一金属层上方的互连结构。互连结构包括上部、中间部和下部，在上部和下部之间连接中间部。上部和下部均具有恒定的宽度，并且中间部具有从上部至下部逐渐减小的锥形宽度。

在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括形成在衬底上方的第一金属层和形成在第一金属层上方的介电层。该方法包括形成在介电层中和第一金属层上方的粘合层，并且粘合层是不连续的层。该方法包括形成在介电层中的第二金属层，并且粘合层形成在第二金属层和介电层之间。第二金属层包括通孔部分和通孔部分上方的沟槽部分，并且沟槽部分宽于通孔部分。

在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成第一金属层和在第一金属层上方形成蚀刻停止层。该方法包括在蚀刻停止层上方形成介电层并且在介电层中形成沟槽开口和通孔开口。该方法包括在沟槽开口和通孔开口的侧壁和底面上形成粘合层，并且去除蚀刻停止层正好位于第一金属层之上的部分，以及去除粘合层的部分以暴露出介电层的部分。该方法包括在通孔开口和沟槽开口中填充第二金属层，并且第二金属层电连接至第一金属层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。