具有停止层的鳍式场效应晶体管(FinFET)器件结构及其形成方法与流程

本申请要求于2015年6月11日提交的美国临时专利申请第62/174,236号的名称为“fin field effect transistor(FinFET)device structure with stop layer and method for forming the same”的优先权，将其全部内容并入本申请作为参考。

技术领域

本发明实施例涉及具有停止层的鳍式场效应晶体管(FinFET)器件结构及其形成方法。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。在单个半导体晶圆上通常制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。通常，以例如多芯片模式或以其他封装类型来单独地封装单独的管芯。

随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET制造为具有从衬底延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。在鳍上方提供栅极。FinFET的优势可以包括减少短沟道效应以及提高更高的电流。

尽管目前FinFET器件和制造FinFET器件的方法通常已经足够用于它们的预期目的，但它们并非在所有方面令人满意。

技术实现要素：

根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：停止层，形成在衬底上方；鳍结构，形成在所述停止层上方；栅极结构，形成在所述鳍结构上方；以及源极/漏极(S/D)结构，邻近所述栅极结构，其中，所述S/D结构的底面位于高于所述停止层的底面的位置处或者位于与所述停止层的底面齐平的位置处。

根据本发明的另一些实施例，还提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：停止层，形成在衬底上方；隔离结构，形成在所述衬底上方，其中，所述停止层的顶面位于高于所述隔离结构的顶面的位置处、位于与所述隔离结构的顶面齐平的位置处，或者位于低于所述隔离结构的顶面的位置处；鳍结构，形成在所述停止层上方；栅极结构，形成在所述鳍结构上方；以及源极/漏极(S/D)结构，邻近所述栅极结构。

根据本发明的又一些实施例，还提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：在衬底上方形成停止层；在所述停止层上方形成鳍结构；在所述衬底上方形成隔离结构，其中，所述隔离结构邻近所述停止层；在所述鳍结构上方形成伪栅极结构；去除所述鳍结构的部分以在所述衬底上方形成凹槽，其中，所述凹槽邻近所述伪栅极结构；以及在所述凹槽中形成源极/漏极(S/D)结构，其中，所述S/D结构位于高于所述停止层的底面的位置处或者位于与所述停止层的底面齐平的位置处。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1J示出了根据本发明的一些实施例的形成FinFET器件结构 的各个阶段的立体图示。

图2A至图2F是根据一些实施例的形成图1F至图1J中所示的FinFET器件结构的各个阶段的截面图示。

图3A是根据一些实施例的半导体结构的立体图。

图3B是根据一些实施例的沿图3A的线II’所截取的FinFET器件结构的截面图示。

图4A是根据一些实施例的半导体结构的立体图。

图4B示出了根据一些实施例的沿图4A的线II’所截取的FinFET器件结构的截面图示。

图5A是根据一些实施例的半导体结构的立体图。

图5B示出了根据一些实施例的沿图5A的线II’所截取的FinFET器件结构的截面图示。

图6A是根据一些实施例的半导体结构的立体图。

图6B示出了根据一些实施例的沿图6A的线II’所截取的FinFET器件结构的截面图示。

图7A是根据一些实施例的半导体结构的立体图。

图7B示出了根据一些实施例的沿图7A的线II’所截取的FinFET器件结构的截面图示。

图8A是根据一些实施例的半导体结构的立体图。

图8B示出了根据一些实施例的沿图8A的线II’所截取的FinFET器件结构的截面图示。

图9A是根据一些实施例的半导体结构的立体图。

图9B示出了根据一些实施例的沿图9A的线II’所截取的FinFET器件结构的截面图示。

图10A是根据一些实施例的半导体结构的立体图。

图10B示出了根据一些实施例的沿图10A的线II’所截取的FinFET器件结构的截面图示。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

描述了一些实施例的变化。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以代替或消除描述的一些操作。

提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1A至图1J示出了根据本发明的一些实施例的形成FinFET器件结构100a的各个阶段的立体图示。

参考图1A，提供了第一衬底102a。第一衬底102a可以由硅或其他半导体材料制成。可选地或额外地，第一衬底102a可以包括诸如锗的其他元素半导体材料。在一些实施例中，第一衬底102a由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，第一衬底102a由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，第一衬底102a包括外延层。例如，第一衬底102a具有位于块状半导体上面的外延层。

然后，在第一衬底102a上形成停止层103。停止层103在随后工艺中用作蚀刻停止层。在一些实施例中，停止层103由SiGeOx、SiGe、SiO、SiP、SiPOx和它们的组合制成。在一些实施例中，停止层103通过在第一衬底102a上实施离子注入工艺形成。在一些实施例中，停止层103通过在第一衬底102a上方实施诸如原子层沉积(ALD)工艺、化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺或其他适用的工艺的沉积工艺形成。当 停止层103通过ALD工艺形成时，停止层103的质量较好。

然后，在停止层103上方形成第二衬底102b。换言之，停止层103设置在第一衬底102a和第二衬底102b之间。第二衬底102b可以由硅或其他半导体材料制成。第一衬底102a和第二衬底102b可以由相同或不同的材料制成。停止层103的晶格常数与第一衬底102a的晶格常数不同。

在一些实施例中，停止层103和第一衬底102a由不同的材料制成，并且停止层103和第二衬底102b由不同材料制成。更具体地，第一衬底102a、停止层103和第二衬底102b由三种不同的材料制成。在一些其他实施例中，第一衬底102a和第二衬底102b由相同的材料制成，并且停止层103和第一衬底由不同材料制成。

然后，在衬底102上方形成介电层104和掩模层106，并且在掩模层106上方形成光刻胶层108。通过图案化工艺来图案化光刻胶层108。图案化工艺包括光刻工艺和蚀刻工艺。光刻工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。

介电层104是介于第二衬底102b与掩模层106之间的缓冲层。另外，当去除掩模层106时，介电层104用作停止层。介电层104可以由氧化硅制成。掩模层106可以由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在一些其他实施例中，在介电层104上方形成不止一个掩模层106。

通过沉积工艺来形成介电层104和掩模层106，诸如化学汽相沉积(CVD)工艺、高密度等离子体化学汽相沉积(HDPCVD)工艺、旋涂工艺、溅射工艺或其他适用的工艺。

如图1B所示，根据一些实施例，在图案化光刻胶层108之后，通过将图案化的光刻胶层108用作掩模来图案化介电层104和掩模层106。结果，获得图案化的衬垫层104和图案化的掩模层106。然后，去除图案化的光刻胶层108。

然后，通过将图案化的介电层104和图案化的掩模层106用作掩模来对衬底102实施蚀刻工艺，以形成鳍结构110。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。应该注意，也图案化停止层103并且暴露出停止层103 的侧壁。更具体地，在停止层103上方形成鳍结构110。停止层103形成在第一衬底102a和鳍结构110之间。

在一些实施例中，通过干蚀刻工艺来蚀刻衬底102。干蚀刻工艺包括使用氟基蚀刻剂气体，诸如SF₆、CxFy、NF₃或它们的组合。蚀刻工艺可以是时间控制的工艺，并且蚀刻工艺持续至鳍结构110达到预定的高度。在一些其他实施例中，鳍结构110具有从顶部至下部逐渐增大的宽度。

在形成鳍结构110之后，去除图案化的介电层104和图案化的掩模层106。如图1C所示，根据一些实施例，形成绝缘层112，以覆盖衬底102上方的鳍结构110。

在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或其他低k介电材料制成。可以通过化学汽相沉积(CVD)工艺、旋涂玻璃工艺或其他适用的工艺来沉积绝缘层112。

然后，如图1D所示，根据一些实施例，减薄或平坦化绝缘层112，以暴露出鳍结构110的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺来减薄绝缘层112。

结果，诸如浅沟槽隔离(STI)结构的隔离结构114围绕鳍结构110。在一些实施例中，由隔离结构114围绕鳍结构110的下部，并且鳍结构110的上部从隔离结构114突出。换句话说，鳍结构110的部分嵌入隔离结构114中。隔离结构114防止电干扰或串扰。

应该注意，停止层103的顶面位于与隔离结构114的顶面齐平的位置处。更具体地，停止层103由隔离结构114、鳍结构110和第一衬底102a围绕。

在一些实施例中，停止层103的厚度在从约1nm至约50nm的范围内。如果厚度小于1nm，停止层103的蚀刻停止能力不够好。如果厚度大于50nm，则可能增加热预算。

如图1E，根据一些实施例，然后，横跨鳍结构110形成第一伪栅极结构116a和第二伪栅极结构116b，并且第一伪栅极结构116a和第二伪栅极结构116b在隔离结构114上方延伸。第一伪栅极结构116a形成在第一区域11中，并且第二伪栅极结构116b形成在第二区域12中。

在一些实施例中，第一伪栅极结构116a包括第一伪栅极介电层118a和形成在第一伪栅极介电层118a上方的第一伪栅电极层120a。在一些实施例中，第二伪栅极结构116b包括第二伪栅极介电层118b和形成在第二伪栅极介电层118b上方的第二伪栅电极层120b。

在形成第一伪栅极结构116a和第二伪栅极结构116b之后，第一间隔件122a形成在第一伪栅极结构116a的两个相对侧壁上，并且第二间隔件122b形成在第二伪栅极结构116b的两个相对侧壁上。第一间隔件122a和第二间隔件122b可以单层或多层。

在一些实施例中，第一伪栅极结构116a在平行于鳍结构110的方向上具有第一宽度W₁，并且第二伪栅极结构116b在平行于鳍结构110的方向具有第二宽度W₂。换言之，从第一间隔件122a的边缘至相对的第一间隔件122a的边缘测量第一宽度W₁。从第二间隔件122b的边缘至相对的第二间隔件122b的边缘测量第二宽度W₂。第一宽度W₁小于第二宽度W₂。

图2A至图2F是根据一些实施例的形成图1E至图1J中所示的FinFET器件结构100a的各个阶段的截面图示。图2A示出了根据一些实施例的沿图1E的线II’所截取的FinFET器件结构的截面图示。如图2A所示，第一伪栅极结构116a和第二伪栅极结构116b形成在鳍结构110和停止层103上方。

然后，如图1F和图2B所示，根据一些实施例，去除鳍结构110的邻近第一伪栅极结构116a和第二伪栅极结构116b的顶部。结果，在停止层103上方形成凹槽123。凹槽123的底面与停止层103的顶面齐平。在一些实施例中，使鳍结构110的邻近第一伪栅极结构116a和第二伪栅极结构116b的部分凹进以在鳍结构110的两侧处形成凹槽123。在一些实施例中，通过蚀刻工艺去除鳍结构110的顶部，并且蚀刻工艺停止在停止层103的顶面处。

应该注意，蚀刻工艺停止在停止层103的顶面处，并且因此凹槽123在垂直方向上的蚀刻深度通过使用停止层103控制。凹槽123在水平方向上的蚀刻宽度可以根据实际应用调整。结果，可以控制凹槽123的蚀刻轮廓。

然后，如图1G和图2C所示，根据一些实施例，在凹槽123中形成源极/漏极(S/D)结构124。S/D结构124的底面位于高于停止层103的底面的位置处。更具体地，S/D结构124的底面位于与停止层103的顶面齐平的位置处。S/D结构124的底面与停止层103的顶面直接接触。

在一些实施例中，通过外延(epi)工艺在凹槽123中生长应变材料以形成源极/漏极(S/D)结构124。另外，应变材料的晶格常数可以与衬底102的晶格常数不同。在一些实施例中，源极/漏极结构124包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。当N型FET(NFET)器件是期望的时，S/D结构124可以包括外延生长的硅(epi Si)。可选地，当P型FET(PFET)器件是期望的时，S/D结构124可以包括外延生长的硅锗(SiGe)。在一些实施例中，S/D结构124和停止层103是由不同的材料制成。

在一些实施例中，S/D结构124具有钻石样形状。S/D结构124在鳍结构110的顶面上方具有凸起高度H₁。如果凸起高度H₁太大，则由于S/D结构124引起的压缩应力，栅极间隔件122a、122b可能崩塌。如果凸起高度H₁太小，接触接合窗口将小于预定值。

如图1H和图2D所示，根据一些实施例，在形成S/D结构124之后，接触蚀刻停止层(CESL)形成在衬底102上方，并且层间介电(ILD)结构128形成在接触蚀刻停止层126上方。

在一些实施例中，接触蚀刻停止层126由氮化硅、氮氧化硅和/或其他适用的材料制成。可以通过等离子体增强CVD、低压CVD、ALD或其他适用的工艺来形成接触蚀刻停止层126。

ILD结构128可以包括多个层，该多个层由多种介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料。低k介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成ILD结构128。

然后，对ILD结构128实施抛光工艺至暴露出第一伪栅极结构116a的顶面和第二伪栅极结构116b的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺来平坦化ILD结构128。

如图1I和图2E所示，根据一些实施例，在形成ILD结构128之后，去除第一伪栅极结构116a以在ILD结构128中形成第一沟槽130a，并且去除第二伪栅极结构116b以在ILD结构128中形成第二沟槽130b。可以用过湿蚀刻工艺或干蚀刻工艺去除第一伪栅极结构116a和第二伪栅极结构116b。

如图1J和图2F所示，根据一些实施例，在形成第一沟槽130a和第二沟槽130b之后，在第一沟槽130a和第二沟槽130b中分别形成第一栅极结构132a和第二栅极结构132b。

第一栅极结构132a包括第一栅极介电层134a和第一栅电极层138a。第二栅极结构132b包括第二栅极介电层134b和第二栅电极层138b。

栅极介电层134a和栅极介电层134b可以是单层或多层。栅极介电层134a和栅极介电层134b由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低k)的介电材料或它们的组合单独地制成。在一些实施例中，栅极介电层134由具有低于约2.5的介电常数(k)的极低k(ELK)介电材料制成。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(特氟龙)或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括多孔形式的现有的介电材料，诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔氧化硅(SiO₂)。在一些实施例中，栅极介电层134a、134b通过等离子体增强化学汽相沉淀(PECVD)工艺或通过旋涂工艺沉积。

在一些其他实施例中，功函层(未示出)形成在栅极介电层134a、134b和栅电极层138a、138b之间。在一些实施例中，功函层由金属材料制成，并且金属材料可以包括N功函金属或P功函金属。N功函金属包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、钛铝合金(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、 锰(Mn)、锆(Zr)或它们的组合。P功函金属包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)或它们的组合。

栅电极层138a、138b由导电材料制成，导电材料诸如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其他适用的材料。通过沉积工艺来形成栅电极层138a、138b，沉积工艺诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)。

沟道区形成在第一栅极结构132a和第二栅极结构132b下方，并且沟道区由第一栅极结构132a和第二栅极结构132b包裹。S/D结构124的材料与第一衬底102a的材料不同。相应地，FinFET器件结构100a的沟道区被应变或拉紧以使能器件的载子移动率并且提高器件性能。

凹槽123(图1F和图2B)限定表面接近量。表面接近量是鳍结构110的顶面从栅极结构132a、132b的一个侧壁延伸至凹槽123(或如果填充凹槽123，S/D结构124)的距离。如上所述，凹槽123在垂直方向上的蚀刻深度可以停止在停止层103处。一旦蚀刻高度停止，在水平方向上的蚀刻宽度可以通过调整蚀刻工艺的蚀刻参数控制。结果，可以控制凹槽123的蚀刻轮廓。换言之，在横向方向上可以大量地蚀刻鳍结构110的部分，在垂直方向上最小限度的蚀刻。因此，表面接近量减小。当表面接近量减小，可以提高FinFET器件结构100a的性能和可靠性。此外，抑制了漏致势垒降低(DIBL)效应。

停止层103的晶格常数与第一栅电极层138a和第二栅电极层138b的晶格常数不同。相应地，由于两种材料之间的晶格常数不同，FinFET器件结构100a的沟道区可以被应变或拉紧。

对于具有不同的暴露面积(或蚀刻面积)的区域，由于负载效应，很难控制蚀刻均质性。取决于蚀刻策略，负载效应是面积较大的蚀刻速率比面积较小的蚀刻速率或快或慢。换言之，负载效应是较大面积中的蚀刻速率与在较小面积中的蚀刻速率不匹配。这意味着负载效应可能受到图案密度的影响。因此，当在第一区域11和第二区域12中蚀刻鳍结构110时，很难控制蚀刻深度的均匀性。通过在鳍结构110和第一衬底102a之间插入 停止层103，由于不同的图案密度，减小负载效应。

图3A是根据一些实施例的半导体结构100b的立体图。用于形成半导体结构100b的一些工艺和材料与用于形成半导体结构100a的一些工艺和材料类似或相同，并且本文不再重复。图3B示出了根据一些实施例的沿图3A的线II’所截取的FinFET器件结构的截面图示。

如图3A所示，停止层103的顶面位于低于隔离结构114的顶面的位置处。停止层103的侧壁与隔离结构114完全地直接接触。

如图3B所示，S/D结构124的底部形成在停止层103中。S/D结构124的部分插入至停止层103中。换言之，S/D结构124的底面位于高于停止层103的底面的位置处。S/D结构124的底面位于低于停止层103的顶面的位置处。

图4A是根据一些实施例的半导体结构100c的立体图。用于形成半导体结构100c的一些工艺和材料与用于形成半导体结构100a的一些工艺和材料类似或相同，并且本文不再重复。图4B示出了根据一些实施例的沿图4A的线II’所截取的FinFET器件结构的截面图示。

如图4A所示，去除停止层103的部分，并且S/D结构124的底面与第一衬底102a的顶面之间接触。

如图4B所示，剩余的停止层103直接地形成在第一栅极结构132a和第二栅极结构132b下方。没有停止层直接地形成在S/D结构124下方。

图5A是根据一些实施例的半导体结构100d的立体图。图5B示出了根据一些实施例的沿图5A的线II’所截取的FinFET器件结构的截面图示。

如图5A所示，停止层103的顶面位于高于隔离结构114的顶面的位置处。在一些实施例中，停止层103的中间部分与隔离结构114的顶面基本上齐平。

如图5B所示，S/D结构124的底面在高于停止层103的底面的位置处。S/D结构124的底面与停止层103的顶面基本上齐平。

图6A是根据一些实施例的半导体结构100e的立体图。图6B示出了根据一些实施例的沿图6A的线II’所截取的FinFET器件结构的截面图示。

如图6A所示，停止层103的顶面位于高于隔离结构114的顶面的位置 处。在一些实施例中，停止层103的中间部分与隔离结构114的顶面基本上齐平。

如图6B所示，S/D结构124的部分形成在停止层103中。S/D结构124的部分插入至停止层103中。S/D结构124的底面位于低于停止层103的顶面的位置处。

图7A是根据一些实施例的半导体结构100f的立体图。图7B示出了根据一些实施例的沿图7A的线II’所截取的FinFET器件结构的截面图示。

如图7A所示，停止层103的底面位于低于隔离结构114的顶面的位置处。

如图7B所示，S/D结构124的部分形成在停止层103中。S/D结构124的底面位于与停止层103的底面齐平的位置处。

图8A是根据一些实施例的半导体结构100g的立体图。图8B示出了根据一些实施例的沿图8A的线II’所截取的FinFET器件结构的截面图示。

如图8A所示，停止层103的底面位于与隔离结构114的顶面齐平的位置处。停止层103的顶面位于高于隔离结构114的顶面的位置处。

如图8B所示，S/D结构124的底面位于与停止层103的顶面齐平的位置处。

图9A是根据一些实施例的半导体结构100h的立体图。图9B示出了根据一些实施例的沿图9A的线II’所截取的FinFET器件结构的截面图示。

如图9A所示，停止层103的顶面位于高于隔离结构114的顶面的位置处。停止层103的底面位于与隔离结构114的顶面齐平的位置处。

如图9B所示，S/D结构124的部分形成在停止层103中。S/D结构124的底面位于低于停止层103的顶面的位置处。

图10A是根据一些实施例的半导体结构100I的立体图。图10B示出了根据一些实施例的沿图10A的线II’所截取的FinFET器件结构的截面图示。

如图10A所示，停止层103的底面位于与隔离结构114的顶面齐平的位置处。

如图10B所示，S/D结构124的底面位于与停止层103的底面齐平的 位置处。

提供了一种FinFET器件结构和用于形成FinFET器件结构的方法的实施例。FinFET器件结构包括衬底上方的停止层和形成在停止层上方的鳍结构。栅极结构形成在鳍结构上方，并且S/D结构形成在邻近栅极结构的凹槽中。通过使用停止层控制凹槽的蚀刻轮廓。通过形成停止层减小了表面接近量。因此，提高了FinFET器件结构的性能和可靠性。

在一些实施例中，提供了一种FinFET器件结构。FinFET器件结构包括形成在衬底上方的停止层，和形成在停止层上方的鳍结构。FinFET器件结构包括：形成在鳍结构上方的栅极结构和邻近栅极结构的源极/漏极(S/D)结构。S/D结构的底面位于高于停止层的底面的位置处，或位于与停止层的底面齐平的位置处。

在一些实施例中，提供了一种FinFET器件结构。FinFET器件结构包括形成在衬底上方的停止层，和形成在衬底上方的隔离结构。停止层的顶面位于高于隔离结构的顶面的位置处，或位于与隔离结构的顶面齐平的位置处，或位于低于隔离结构的顶面的位置处。FinFET器件结构包括形成在停止层上方的鳍结构和形成在鳍结构上方的栅极结构。FinFET器件结构进一步包括邻近栅极结构的源极/漏极(S/D)结构。

在一些实施例中，提供了一种用于形成半导体器件结构的方法。方法包括：在衬底上方形成停止层和在停止层上方形成鳍结构。方法还包括在衬底上方形成隔离结构。隔离结构邻近停止层。方法包括：在鳍结构上方形成伪栅极结构并且去除鳍结构的部分以在衬底上方形成凹槽。凹槽邻近伪栅极结构。方法还包括：在凹槽中形成源极/漏极(S/D)结构，并且S/D结构位于高于停止层的底面的位置处或位于与停止层的底面齐平的位置处。

根据本发明的一些实施例，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：停止层，形成在衬底上方；鳍结构，形成在所述停止层上方；栅极结构，形成在所述鳍结构上方；以及源极/漏极(S/D)结构，邻近所述栅极结构，其中，所述S/D结构的底面位于高于所述停止层的底面的位置处或者位于与所述停止层的底面齐平的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述S/D结构的底 面位于与所述停止层的顶面齐平的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述S/D结构的底面位于所述停止层中的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述停止层由SiGeOx、SiGe、SiO、SiP、SiPOx和它们的组合制成。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述停止层和所述S/D结构由不同的材料制成。

在上述鳍式场效应晶体管(FinFET)器件结构中，还包括：隔离结构，形成在所述衬底上方，其中，所述隔离结构邻近所述停止层。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述停止层的顶面位于高于所述隔离结构的顶面的位置处、位于与所述隔离结构的顶面齐平的位置处或者位于低于所述隔离结构的顶面的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述栅极结构包括栅极介电层和栅电极层，并且所述栅电极层的晶格常数与所述停止层的晶格常数不同。

根据本发明的另一些实施例，还提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：停止层，形成在衬底上方；隔离结构，形成在所述衬底上方，其中，所述停止层的顶面位于高于所述隔离结构的顶面的位置处、位于与所述隔离结构的顶面齐平的位置处，或者位于低于所述隔离结构的顶面的位置处；鳍结构，形成在所述停止层上方；栅极结构，形成在所述鳍结构上方；以及源极/漏极(S/D)结构，邻近所述栅极结构。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述S/D结构的底面与所述停止层的顶面直接接触。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述S/D结构的部分插入至所述停止层中。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述S/D结构的底面位于与所述停止层的底面齐平的位置处。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述停止层由SiGeOx、SiGe、SiO、SiP、SiPOx和它们的组合制成。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述栅极结构包括栅极介电层和栅电极层，并且所述栅电极层的晶格常数与所述停止层的晶格常数不同。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述源极/漏极(S/D)结构和所述停止层由不同的材料制成。

在上述鳍式场效应晶体管(FinFET)器件结构中，所述停止层的厚度在从约1nm至约50nm的范围内。

根据本发明的又一些实施例，还提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：在衬底上方形成停止层；在所述停止层上方形成鳍结构；在所述衬底上方形成隔离结构，其中，所述隔离结构邻近所述停止层；在所述鳍结构上方形成伪栅极结构；去除所述鳍结构的部分以在所述衬底上方形成凹槽，其中，所述凹槽邻近所述伪栅极结构；以及在所述凹槽中形成源极/漏极(S/D)结构，其中，所述S/D结构位于高于所述停止层的底面的位置处或者位于与所述停止层的底面齐平的位置处。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，在所述衬底上方形成所述停止层包括：提供所述衬底；以及在所述第一衬底上方实施离子注入工艺或沉积工艺以形成所述停止层。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，还包括：在所述衬底上方并且邻近所述伪栅极结构形成层间介电(ILD)结构；去除所述伪栅极结构以在所述ILD结构中形成沟槽；以及在所述沟槽中填充栅极结构。

在上述用于形成鳍式场效应晶体管(FinFET)器件结构的方法中，在所述衬底上方形成所述隔离结构包括：在所述鳍结构和所述衬底上方形成隔离材料；蚀刻所述隔离材料的部分以暴露出所述鳍结构的顶面并且以形成所述隔离结构，其中，所述停止层的顶面位于高于所述隔离结构的顶面的位置处、位于与所述隔离结构的顶面齐平的位置处或者位于低于所述隔离结构的顶面的位置处。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。