包括具有间隙或空隙的栅极间隔件的器件及其形成方法与流程

本发明总体涉及半导体领域，更具体地，涉及晶体管的栅极间隔件及其形成方法。

背景技术：

为了遵守摩尔定律，半导体制造面对不断的挑战。半导体制造商不断追求不断减小特征尺寸(诸如有源和无源器件的尺寸)、互连引线的宽度和厚度以及功耗，同时增大器件密度、引线密度和工作频率。

由于减小的特征尺寸和增大的密度，所以器件内的导电组件通常变得距离更近。在一些示例中，导电组件的距离的减小可以不利地影响器件内的寄生电容。寄生电容的增加可以降低器件的工作速度。

技术实现要素：

根据本发明的一个方面，提供了一种结构，包括：衬底；栅极堆叠件，位于所述衬底上方；接触件，位于所述衬底上方；以及间隔件，横向设置在所述栅极堆叠件与所述接触件之间，所述间隔件包括第一电介质侧壁部分和第二电介质侧壁部分，空隙设置在所述第一电介质侧壁部分与所述第二电介质侧壁部分之间。

优选地，所述第一电介质侧壁部分和所述第二电介质侧壁部分均都包括低k介电材料。

优选地，所述间隔件包括将所述空隙完全包裹在其内的固体介电材料，所述第一电介质侧壁部分和所述第二电介质侧壁部分均是所述固体介电材料的一部分。

优选地，所述间隔件包括第一固体介电层和第二固体介电层，所述第一固体介电层和所述第二固体介电层中的每一个都从所述衬底处垂直延 伸，所述第一固体介电层是所述第一电介质侧壁部分，所述第二固体介电层是所述第二电介质侧壁部分，固体介电材料设置在所述空隙上面的所述第一固体介电层与所述第二固体介电层之间。

优选地，所述空隙接触所述衬底的表面。

优选地，所述间隔件横向环绕所述栅极堆叠件，并且所述空隙横向环绕所述栅极堆叠件。

优选地，所述间隔件具有从所述衬底的表面处开始且在与所述衬底的表面正交的方向上的第一高度，所述空隙具有从所述空隙的底面处至所述空隙的顶面的第二高度，所述第二高度与所述第一高度的比率在从0.3至0.7的范围内。

优选地，该结构还包括：源极/漏极区域，位于所述衬底中并且靠近所述栅极堆叠件，所述接触件连接至所述源极/漏极区域；第一层间介电层，位于所述衬底上方并且横向围绕所述栅极堆叠件，穿过所述第一层间介电层设置所述接触件；以及第二层间介电层，位于所述第一层间介电层、所述接触件、所述栅极堆叠件和所述间隔件上方。

优选地，该结构还包括：第一电介质帽，位于所述接触件和所述第一层间介电层上方；以及第二电介质帽，位于所述栅极堆叠件上方，所述第一电介质帽、所述第二电介质帽以及所述间隔件的相应的顶面共面。

根据本发明的另一方面，提供了一种结构，包括：衬底；栅极介电层，位于所述衬底上方；栅电极，位于所述栅极介电层上方；栅极间隔件，围绕所述栅电极，所述栅极间隔件包括第一固体电介质侧壁部分和第二固体电介质侧壁部分，空隙介于所述第一固体电介质侧壁部分与所述第二固体电介质侧壁部分之间，所述空隙围绕所述栅电极；源极/漏极区域，位于所述衬底中并且靠近所述栅极介电层和所述栅电极；以及下部接触件，连接至所述源极/漏极区域，所述栅极间隔件设置在所述下部接触件与所述栅电极之间。

优选地，所述间隔件包括包裹所述空隙的连续的层，所述第一固体电介质侧壁部分和所述第二固体电介质侧壁部分中均是所述连续的层的一部分。

优选地，所述第一固体电介质侧壁部分是第一层，并且所述第二固体电介质侧壁部分是与所述第一层分离的第二层，所述空隙设置在所述第一层与所述第二层之间，所述空隙接触所述衬底的表面，固体介电材料设置在所述空隙上面的所述第一层与所述第二层之间。

优选地，该结构还包括：第一层间介电层，位于所述衬底上方，所述栅电极位于所述第一层间介电层中，所述下部接触件穿过所述第一层间介电层；第一电介质帽，位于所述栅电极上方；第二电介质帽，位于所述下部接触件上方，所述第一电介质帽、所述第二电介质帽以及所述栅极间隔件的顶面共面；第二层间介电层，位于所述第一电介质帽、所述第二电介质帽以及所述栅极间隔件上方；第一上部接触件，延伸穿过所述第二层间介电层和所述第一电介质帽并且连接至所述栅电极；以及第二上部接触件，延伸穿过所述第二层间介电层和所述第二电介质帽并且连接至所述下部接触件。

根据本发明的又一方面，提供了一种方法，包括：在衬底上方形成第一层间介电层；在所述第一层间介电层中并且在所述衬底上方形成栅极堆叠件；形成穿过所述第一层间介电层直至所述衬底的接触件；以及在所述栅极堆叠件与所述接触件之间形成栅极间隔件，所述栅极间隔件围绕所述栅极堆叠件并且具有围绕所述栅极堆叠件的空隙。

优选地，该方法还包括：在所述衬底上方形成伪栅极堆叠件；围绕所述伪栅极堆叠件形成伪栅极间隔件，围绕所述伪栅极间隔件形成所述第一层间介电层；去除所述伪栅极堆叠件以形成第一开口，在所述第一开口中形成所述栅极堆叠件；去除所述伪栅极间隔件的至少一部分以形成围绕所述栅极堆叠件的第二开口；以及在所述第二开口中共形沉积介电层，所述介电层在所述第二开口的上部处夹断，在所述介电层内形成所述空隙，所述介电层的至少一部分是所述栅极间隔件。

优选地，该方法还包括：在所述衬底上方形成伪栅极堆叠件；围绕所述伪栅极堆叠件形成多层栅极间隔件，所述多层栅极间隔件包括沿着所述伪栅极堆叠件的一个或多个侧壁垂直延伸的第一层、沿着所述第一层垂直延伸的第二层以及沿着所述第二层垂直延伸的第三层，围绕所述多层栅极 间隔件形成所述第一层间介电层；去除所述伪栅极堆叠件以形成第一开口，在所述第一开口中形成所述栅极堆叠件；去除所述第二层的至少一部分以形成围绕所述栅极堆叠件并且介于所述第一层与所述第三层之间的第二开口；以及在所述第二开口的上部中并且在所述第一层与所述第三层之间形成介电材料，在所述第一层与所述第三层之间并且在所述介电材料下面形成所述空隙。优选地，所述栅极间隔件包括沿着所述栅极间隔件的第一侧壁部分、所述栅极间隔件的底部以及所述栅极间隔件的第二侧壁部分的连续的层，所述第一侧壁部分在所述栅极间隔件的上部处接触所述第二侧壁部分，所述空隙设置在所述第一侧壁部分、所述底部以及所述第二侧壁部分之间。

优选地，所述栅极间隔件包括沿着所述栅极堆叠件的一个或多个侧壁的第一垂直介电层、与所述第一垂直介电层平行的第二垂直介电层以及设置在所述第一垂直介电层与所述第二垂直介电层之间的介电材料，所述空隙设置在所述第一垂直介电层与所述第二垂直介电层之间以及所述介电材料与所述衬底之间。

优选地，该方法还包括：在所述栅极堆叠件上方形成第一电介质帽；以及在所述接触件上方形成第二电介质帽，其中，在形成所述栅极间隔件之后，所述第一电介质帽和所述第二电介质帽的顶面与所述栅极间隔件的顶面共面。

优选地，该方法还包括：在所述衬底中形成源极/漏极区域，所述源极/漏极区域靠近所述栅极堆叠件，所述接触件连接至所述源极/漏极区域。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的一般鳍式场效应晶体管(finFET)的三维视图的实例。

图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B是根据一些实施例的制造finFET的中间阶段的截面图。

图11C和图11D是根据一些实施例的图11A和图11B所示的结构的布局图。

图12A、图12B、图13A和图13B是根据一些其他实施例的制造finFET的中间阶段的截面图。

图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A和图21B是根据又一些实施例的制造finFET的中间阶段的截面图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

根据各个实施例，提供了鳍式场效应晶体管(finFET)及其形成方法。示出了形成finFET的中间阶段。在使用后栅极工艺形成的finFET的背景下讨论本文所讨论的一些实施例。一些实施例涉及用于诸如平面FET的平 面器件的方面。讨论实施例的一些变型。本领域的普通技术人员将容易地理解，可以进行其他修改，这些都包含在其他实施例的范围内。尽管以特定的顺序讨论方法实施例，但是可以以任何逻辑顺序执行各个其他的方法实施例，并且可以包括比本文所描述的少或多的步骤。

图1示出了一般finFET 20的三维视图的实例。finFET 20包括位于衬底22上的鳍部26。衬底22包括隔离区域24，并且鳍部26突出于隔离区域24上面并且从相邻的隔离区域之间突出。栅极介电层28沿着鳍部26的侧壁并且位于鳍部26的顶面上方，并且栅电极30位于栅极介电层28上方。源极/漏极区域32和34设置在鳍部26的相对于栅极介电层28和栅电极30相对两侧。图1还示出了用于之后附图中的参考截面。截面A-A沿着鳍部26的纵轴，并且例如在源极/漏极区域32和34之间电流流动的方向上。截面B-B垂直于截面A-A并且穿过finFET 20的沟道、栅极介电层28和栅电极30。为了简洁，随后的附图是指这些参考截面。

图2A-B至图11A-B是根据示例性实施例的制造finFET的中间阶段的截面图。以“A”结尾的附图示出了图1所示的参考截面A-A，除了示出了一个鳍部中的多个晶体管。以“B”结尾的附图示出了图1所示的参考截面B-B，除了示出了多个鳍部。

图2A和图2B示出了衬底40。衬底40可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底40可以包括半导体材料，诸如：元素半导体，包括Si和Ge；化合物或合金半导体，包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP；或它们的组合。衬底40可以是掺杂或未掺杂的。在具体的实例中，衬底40是块状硅衬底。

图3A和图3B示出了鳍部42和介于相邻的鳍部42之间的隔离区域44的形成。在图3A和图3B中，鳍部42形成在衬底40中。在一些实施例中，通过在衬底40中蚀刻沟槽可在衬底40中形成鳍42。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。

在沟槽中并且介于相邻的鳍部42之间形成绝缘材料，从而形成隔离区 域44。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，且可通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(如，在远程等离子体系统中沉积CVD基材料和后固化以使其转化为诸如氧化物的另一种材料)等或它们组合而形成。可使用通过任意可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料就可以执行退火工艺。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料并且形成绝缘材料和鳍部42的共面的顶面。

尽管未具体示出，但是适当的阱可以形成在鳍部42和/或衬底40中。例如，p阱可以形成在将要形成诸如n型finFET的n型器件的衬底40的第一区域中，而n阱可以形成在将要形成诸如p型finFET的p型器件的衬底40的第二区域中。

例如，为了在第一区域中形成p阱，光刻胶可以形成在位于衬底40的第二区域中的鳍部42和绝缘材料上方。可以图案化光刻胶以暴露衬底40的第一区域。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术对其进行图案化。一旦图案化光刻胶，就可以在第一区域中执行p型杂质注入，并且光刻胶可以用作掩模以防止p型杂质随后注入第二区域。p型杂质可以是注入第一区域的硼、BF₂等，其浓度等于或小于10¹⁸cm^-3(诸如介于大约10¹⁷cm^-3至大约10¹⁸cm^-3之间)。在注入之后，诸如通过可接受的灰化工艺可以去除光刻胶。

此外，为了在第二区域中形成n阱，光刻胶可以形成在位于衬底40的第一区域中的鳍部42和绝缘材料上方。可以图案化光刻胶以暴露衬底40的第二区域。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术对其进行图案化。一旦图案化光刻胶，就可以在第二区域中执行n型杂质注入，并且光刻胶可以用作掩模以防止n型杂质随后注入第一区域。n型杂质可以是注入第二区域的浓度的磷、砷等，其浓度等于或小于10¹⁸cm^-3(诸如介于大约10¹⁷cm^-3至大约10¹⁸cm^-3之间)。在注入之后，诸如通过可接受的灰化工艺可以去除光刻胶。在注入之后，可以执行退火以活化注入的p型和n型杂质。注入可以在第一区域中形成p阱并且在第二区域中形 成n阱。

对绝缘材料进行开槽以形成隔离区域44，该隔离区域可以是浅沟槽隔离(STI)区域。对绝缘材料进行开槽，从而使得鳍部42从相邻的隔离区域44之间突出。开槽可以使用可接受的蚀刻工艺，诸如对于隔离区域44的材料具有选择性的蚀刻工艺。例如，可以采用使用蚀刻或应用材料SICONI工具或稀释的氢氟(dHF)酸的化学氧化物去除。

本领域的普通技术人员应该容易理解，关于图2A、图2B、图3A和图3B所描述的工艺仅是可以如何形成鳍部的一个实例。在其他的实施例中，介电层可以形成在衬底40的顶面上方；沟槽可以蚀刻穿过介电层；外延鳍部可以在沟槽中外延生长；以及可以开槽介电层，从而使得同质外延和/或异质外延结构从介电层突出以形成外延鳍部。外延生长的n型finFET的材料或外延结构与外延生长的p型finFET的材料或外延结构不同可以是有利的。

在图4A和图4B中，伪介电层形成在鳍部42上。例如，伪介电层可以是氧化硅、氮化硅、它们的组合等，并且可以根据诸如CVD、热氧化等的可接受的技术来沉积或热生长该伪介电材料。伪栅极层形成在伪介电层上方。可以诸如通过使用CVD等将伪栅极层沉积在伪介电层上方，并且然后诸如通过CMP进行平坦化。例如，伪栅极层可以包括多晶硅，但是具有高蚀刻选择性的其他的材料也可以使用。掩模层形成在伪栅极层上方。可以诸如通过使用CVD等将掩模层沉积在伪栅极层上方。例如，掩模层可以包括氮化硅、氮氧化硅、碳氮化硅等。

可以使用可接受的光刻和蚀刻技术来图案化掩模层以形成掩模50。然后，可以通过可接受的蚀刻技术将掩模50的图案转印至伪栅极层和伪介电层，以分别由伪栅极层和伪介电层形成伪栅极48和伪栅极介电层46。蚀刻可以包括可接受的各向异性蚀刻，诸如RIE、NBE等。伪栅极48覆盖鳍部42的相应的沟道区域。伪栅极48的纵向也可以基本上垂直于相应的鳍部42的纵向。

可以执行用于轻掺杂源极/漏极(LDD)区域52的注入。与以上所讨论的注入类似，诸如光刻胶的掩模可以形成在第二区域(如，用于p型器 件)上方，同时暴露第一区域(如，用于n型器件)，从而n型杂质可以注入第一区域中的暴露的鳍部42。然后可以去除掩模。随后，诸如光刻胶的掩模可以形成在第一区域上方同时暴露第二区域，从而p型杂质可以注入第二区域中的暴露的鳍部42。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。LDD区域52可以具有从大约10¹⁵cm^-3至大约10¹⁶cm^-3的杂质浓度。退火可以用于活化注入的杂质。

此外，在图4A和图4B中，沿着伪栅极48、伪栅极介电层46和掩模50的侧壁形成伪栅极间隔件54。可以通过共形沉积(诸如通过CVD等)层并且随后各向异性蚀刻该层来形成伪栅极间隔件54。伪栅极间隔件54的材料可以是任何适当的材料，诸如氧化铝(Al₂O₃)等，可以相对于随后讨论的其他的组件选择性地蚀刻该材料。

外延源极/漏极区域56形成在鳍部42的源极/漏极区域中。外延源极/漏极区域56形成在鳍部42的源极/漏极区域中，从而使得每一个伪栅极48都设置在鳍部42中的相应的一对外延源极/漏极区域56之间。

可以通过掩蔽(诸如利用硬掩模)第二区域(如，用于p型器件)来形成第一区域(如，用于n型器件)中的外延源极/漏极区域56。然后，蚀刻第一区域中的鳍部42的源极/漏极区域以形成凹槽。蚀刻可以是对于鳍部42具有任何适当的蚀刻选择性的蚀刻，并且可以是各向异性的。然后在凹槽中外延生长第一区域中的外延源极/漏极区域56。可以通过使用金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)等或它们的组合来进行外延生长。第一区域中的外延源极/漏极区域56可以包括任何可接受的材料，诸如用于n型finFET的适当的材料。例如，第一区域中的外延源极/漏极区域56可以包括硅、SiC、SiCP、SiP等。外延源极/漏极区域56可以具有从鳍部42的相应的外部表面凸起的表面并且可以具有小平面(facet)。然后可以诸如通过使用对于掩模的材料具有选择性的蚀刻来去除掩模。

可以通过掩蔽(诸如利用硬掩模)第一区域来形成第二区域中的外延源极/漏极区域56。然后，蚀刻第二区域中的鳍部42的源极/漏极区域以形 成凹槽。蚀刻可以是对于鳍部42的具有任何适当的蚀刻选择性的蚀刻并且可以是各向异性的。然后在凹槽中外延生长第二区域中的外延源极/漏极区域56。可以通过使用MOCVD、MBE、LPE、VPE等或它们的组合来进行外延生长。第二区域中的外延源极/漏极区域56可以包括任何可接受的材料，诸如用于p型finFET的适当的材料。例如，第二区域中的外延源极/漏极区域56可以包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域56可以具有从鳍部42的相应的外部表面凸起的表面并且可以具有小平面。然后可以去除掩模，诸如通过使用对于掩模的材料具有选择性的蚀刻。

与先前用于形成LDD区域52所讨论的工艺类似，可以利用掺杂剂注入鳍部42的外延源极/漏极区域56和/或源极/漏极区域，随后进行退火。源极/漏极区域可以具有介于大约10¹⁹cm^-3与大约10²¹cm^-3之间的杂质浓度。用于第一区域(如，用于n型器件)中的源极/漏极区域的n型杂质可以是先前所讨论的任何n型杂质，而用于第二区域(如，用于p型器件)中的源极/漏极区域的p型杂质可以是先前所讨论的任何p型杂质。在其他的实施例中，在生长期间，可以原位掺杂外延漏极/源极区域56。

图4A示出了通过图4B示出的截面的截面B-B，并且图4B示出了通过图4A示出的截面的截面A-A。尽管随后没有具体示出，但是图4A与图4B中所示的截面之间的这些关系连续贯穿于以下附图。

在图5A和图5B中，蚀刻停止层(ESL)58共形形成在外延源极/漏极区域56、伪栅极间隔件54、掩模50和隔离区域44上。在一些实施例中，ESL 58可以包括氮化硅、碳氮化硅等，并且使用原子层沉积(ALD)、化学汽相沉积(CVD)等或它们的组合来形成。顶部层间介电层(ILD0)60沉积在ESL 58上方。ILD0 60可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过诸如CVD、等离子体增强的CVD(PECVD)、FCVD等或它们的组合的任何合适的方法沉积。

在图6A和图6B中，执行诸如CMP的平坦化工艺，以使ILD0 60的顶面与伪栅极48的顶面齐平。CMP也可以从伪栅极48上方去除掩模50和ESL 58。因此，通过ILD0 60暴露伪栅极48的顶面。在蚀刻步骤中去除 伪栅极48和伪栅极介电层46，从而对于鳍部42形成穿过ILD0 60并且由伪栅极间隔件54限定的开口。每一个开口都暴露相应的鳍部42的沟道区域。每一个沟道区域都设置在相邻的一对外延源极/漏极区域56之间。蚀刻步骤可以对于伪栅极48和伪栅极介电层46的材料具有选择性，并且蚀刻可以是干蚀刻或湿蚀刻。在蚀刻期间，当蚀刻伪栅极48时，伪栅极介电层46可以用作蚀刻停止层。然后，可以在去除伪栅极48之后，蚀刻伪栅极介电层46。

界面介电层62形成在每一个开口中并且位于鳍部42上。例如，界面介电层62可以是氧化物等，并且通过热氧化等形成。然后，栅极介电层64共形形成在ILD0 60的顶面上并且沿着伪栅极间隔件54的侧壁共形形成在开口中以及共形形成在界面介电层62上。在一些实施例中，栅极介电层64包括高k介电材料，并且在这些实施例中，栅极介电层64可以具有大于大约7.0的k值，并且可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐和它们的组合。栅极介电层64的形成方法可以包括ALD、CVD、分子束沉积(MBD)等或它们的组合。

栅电极66形成在栅极介电层64上并且形成在开口中。栅电极66可以包括视情况而定的单一材料或任何层或不同材料的组合。例如，栅电极材料可以包括覆盖层、一个或多个功函数调整层、一个或多个阻挡层和一个或多个金属。

覆盖层可以共形形成在栅极介电层64上。覆盖层可以包括第一子层和第二子层。在一些实施例中，覆盖层可以是单层或可以包括附加的子层。覆盖层可以用作阻挡层以防止随后沉积的含金属材料扩散进栅极介电层64。此外，如果第一子层由与功函数调整层相同的材料形成并且如果不同的功函数调整层将要形成在各个区域中，那么在各个区域中形成功函数调整层期间，第二子层可以用作蚀刻停止层。第一子层可以包括氮化钛(TiN)等，并且通过ALD、CVD等共形沉积在栅极介电层64上。第二子层可以包括氮化钽(TaN)等，并且通过ALD、CVD等共形沉积在第一子层上。

一个或多个功函数调整层可以共形形成在覆盖层上(如，在第二子层上)。第一功函数调整层可以是任何可接受的材料，以根据将要形成的器 件的应用将器件的功函数调整至理想的量，并且可以使用可接受的沉积工艺来沉积。在一些实施例中，功函数调整层包括钛铝(TiAl)、氮化钛(TiN)等，并且通过ALD、CVD等沉积。

金属可以沉积在功函数调整层上的开口中。金属可以是元素金属、金属合金、元素金属的多层或它们的组合，并且可以包括钨(W)、铝(Al)、钴(Co)、钌(Ru)、它们的组合等。可以使用CVD、物理汽相沉积(PVD)等或它们的组合来沉积金属。金属至少填充开口的剩余部分。

在图7A和图7B中，可以执行诸如CMP的平坦化工艺以去除栅电极66和栅极介电层64的过量的部分，其中过量的部分位于ILD0 60的顶面上方。然后，执行对于栅电极66和栅极介电层64具有选择性的受控回蚀刻以从ILD0 60的顶面对栅电极66和栅极介电层64进行开槽。然后，第一电介质帽(cap)68形成在栅电极66和栅极介电层64上。为了形成第一电介质帽68，第一覆盖介电层可以沉积在开口的位于栅电极66和栅极介电层64上面的剩余部分中(如，在开槽栅电极66和栅极介电层64之后)并且沉积在ILD0 60的顶面上。第一覆盖介电层可以包括碳化硅、氮化硅、碳氮化硅等，并且使用CVD、PECVD等来形成。第一覆盖介电层可以包括使得第一电介质帽68与伪栅极间隔件54之间具有蚀刻选择性的任何适当的材料。在具体的实例中，第一电介质帽68是碳化硅(SiC)，并且伪栅极间隔件54是氧化铝(Al₂O₃)。然后，可以平坦化第一覆盖介电层，诸如通过CMP，以形成与ILD0 60的顶面共面的顶面，从而形成第一电介质帽68。第一电介质帽68的厚度可以在从大约3nm至大约20nm的范围内，诸如大约5nm。

在图8A和图8B中，形成穿过ILD0 60和ESL 58直至外延源极/漏极区域56的下部接触件70。形成穿过ILD0 60和ESL 58以用于下部接触件70的开口。可以使用可接受的光刻和蚀刻技术来形成开口。如图8A所示，诸如如果ESL 58足够薄，那么可以通过蚀刻去除在开口处沿着伪栅极间隔件54的ESL 58。在开口中形成诸如扩散阻挡层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是钨、铜、铜合金、银、金、铝、镍等。可以执行诸如CMP的平坦化工艺以从ILD0 60、伪栅 极间隔件54和第一电介质帽68的顶面去除过量的材料。剩余的衬垫和导电材料在开口中形成下部接触件70。可以执行退火工艺以在外延源极/漏极区域56与下部接触件70之间的界面处形成硅化物。

在图9A和图9B中，执行对于下部接触件70具有选择性的受控回蚀刻以从伪栅极间隔件54和第一电介质帽68的顶面开槽下部接触件70。如图所示，开槽工艺也可以开槽ILD0 60。然后，第二电介质帽72形成在下部接触件70上。为了形成第二电介质帽72，第二覆盖介电层可以沉积在由开槽的下部接触件70而形成的凹槽中并且沉积在ILD0 60上。第二覆盖介电层可以包括氮化硅、碳氮化硅、碳化硅等，并且使用CVD、PECVD等来形成。第二覆盖介电层可以包括使第一电介质帽68、第二电介质帽72与伪栅极间隔件54之间具有蚀刻选择性的任何适当的材料。在第一电介质帽68和伪栅极间隔件54分别是碳化硅(SiC)和氧化铝(Al₂O₃)的具体实例中，第二电介质帽72是氮化硅(SiN)。然后，可以平坦化第二覆盖介电层，诸如通过CMP，以形成与伪栅极间隔件54和第一电介质帽68的顶面共面的顶面，从而形成第二电介质帽72。第二电介质帽72的厚度可以在从大约3nm至大约20nm的范围内，诸如大约5nm。

在经过图9A和图9B的处理之后，伪栅极间隔件54可以具有宽度W、第一高度H1和第二高度H2。宽度W可以对应于所沉积的并且随后进行蚀刻以形成伪栅极间隔件54的层的厚度。宽度W可以在从大约1nm至大约5nm的范围内，诸如大约3nm。第一高度H1从鳍部42的顶面至伪栅极间隔件54的顶面。第一高度H1可以在从大约30nm至大约80nm的范围内，诸如大约50nm。第二高度H2从隔离区域44的顶面至伪栅极间隔件54的顶面。第二高度H2可以在从大约80nm至大约130nm的范围内，诸如大约100nm。宽度W与第一高度H1的第一高宽比可以在从大约6至大约80的范围内，诸如大约17。宽度W与第二高度H2的第二高宽比可以在从大约16至大约130的范围内，诸如大约33。

在图10A和图10B中，去除伪栅极间隔件54，并且具有相应的间隙或空隙76的栅极间隔件74形成在去除伪栅极间隔件54的位置中。可以使用对于伪栅极间隔件54的材料具有选择性的适当的蚀刻来去除伪栅极间隔 件54，其中蚀刻可以不明显地蚀刻第一电介质帽68和第二电介质帽72。例如，蚀刻可以是湿蚀刻并且可以是各向同性的。如图10A和图10B中所示，可以去除全部伪栅极间隔件54。换句话说，可以沿着整个第二高度H2去除伪栅极间隔件54。伪栅极间隔件54的去除导致环绕每一个栅极堆叠件(如，相应的栅极介电层64和栅电极66的组合)并且介于每一个栅极堆叠件与相应的相邻下部接触件70和/或ILD0 60的剩余部分之间的开口。在该实施例中，开口具有与先前所讨论的伪栅极间隔件54的高宽比相对应的高宽比。

然后，栅极间隔件74形成在开口中。栅极间隔件74可以是适当的介电材料，其还可以是具有小于3.9(其还可以小于2.0)的介电常数(k)值的低k介电层。在一些实施例中，栅极间隔件74的介电材料是碳氧氮化硅(SiCON)、碳氧化硅(SiOC)等。可以相对于第一电介质帽68和第二电介质帽72来选择性地蚀刻栅极间隔件74的介电材料。可以使用诸如ALD、CVD等的适当的沉积技术形成栅极间隔件74。随后沉积可以是共形的，从而使得沿着开口的侧壁和底面沉积的栅极间隔件74的介电材料层具有基本相同的厚度。由于开口的较高的高宽比，所以沉积可以导致在开口的上部处的沉积比率比开口的下部处的更大。因此，在利用介电材料填充开口的下部之前，介电材料可以在开口的上部处堆积或堵塞(neck)，使得在开口完全填充之前被夹断。因此，相应的间隙或空隙76可以形成在栅极间隔件74的介电材料内。间隙或空隙76中可以有气体(诸如在栅极间隔件74的介电材料的沉积期间使用的气体)或可以扩散进间隙或空隙76的任何其他的物质。在介于栅极堆叠件与下部接触件70之间的栅极间隔件74的区域中，间隙或空隙76的高度H3(如，从包含间隙或空隙76的底面至顶面)可以在从大约为第一高度H1的0.3倍至大约为第一高度H1的0.7倍的范围内。可以执行诸如CMP的平坦化工艺以从第一电介质帽68和第二电介质帽72的顶面去除栅极间隔件74的过量的介电材料。

在图11A和图11B中，上部ILD(ILD1)80沉积在第一电介质帽68、第二电介质帽72和栅极间隔件74上方。ILD180可以由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD等的 任何合适的方法沉积。

然后，分别形成至下部接触件70和栅电极66的第一上部接触件82和第二上部接触件84。形成穿过ILD180和第二电介质帽72直至下部接触件70的用于第一上部接触件82的开口。可以使用可接受的光刻和蚀刻技术来形成开口。衬垫(诸如扩散阻挡层、粘合层等)和导电材料形成在开口中。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以执行诸如CMP的平坦化工艺以从ILD180的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成第一上部接触件82并且至下部接触件70。然后，形成穿过ILD180和第一电介质帽68直至栅电极66的用于第二上部接触件84的开口。可以使用可接受的光刻和蚀刻技术来形成开口。衬垫(诸如扩散阻挡层、粘合层等)和导电材料形成在开口中。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以执行诸如CMP的平坦化工艺以从ILD180的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成第二上部接触件84并且至栅电极66。

图11A和图11B示出了截面C-C和D-D。通过图11C的布局图示出了截面C-C，并且通过图11D的布局图示出了截面D-D。图11C和图11D分别示出了由图11A和图11B示出的截面A-A和B-B。截面C-C在纵向上位于比截面D-D更低的平面处。截面C-C贯穿栅电极66、栅极介电层64、栅极间隔件74、间隙或空隙76以及下部接触件70。截面D-D贯穿第一电介质帽68、第二电介质帽72、栅极间隔件74、第一上部接触件82以及第二上部接触件84。

图11C和图11D示出了环绕相应的栅极堆叠件(如，栅极介电层64和栅电极66)的栅极间隔件74。此外，图11C示出了栅极间隔件74内的间隙或空隙76也可以环绕相应的栅极堆叠件。

虽然没有明确示出，但是本领域普通技术人员将容易理解，可以对图11A和图11B中的结构执行进一步的处理步骤。例如，可以在ILD180上方形成各种金属间介电层(IMD)及它们的对应的金属化层。

图12A至图12B以及图13A至13B是根据示例性实施例的制造finFET 的中间阶段的截面图。图12A至图12B以及图13A至13B中的制造工艺示出了对于图2A至2B和图11A至11B的制造工艺的修改。关于图2A至2B至图9A至9B，如以上所讨论的进行处理。在图11A和图11B中，去除伪栅极间隔件54的至少一部分，并且具有相应的间隙或空隙76的栅极间隔件74形成在去除伪栅极间隔件54的一部分的位置中。与图10A和图10B一样，可以使用对于伪栅极间隔件54的材料具有选择性的适当的蚀刻来去除伪栅极间隔件54。在图12B中，未去除全部伪栅极间隔件54。如图所示，仅沿着整个第一高度H1(如，在鳍部42的顶面的平面的上面)去除伪栅极间隔件54。保留位于鳍部42的顶面的平面处并且位于该平面下面的伪栅极间隔件54。与图10A和图10B一样，伪栅极间隔件54的去除导致了环绕每一个栅极堆叠件并且介于每一个栅极堆叠件与相应的相邻下部接触件70和/或ILD0 60的剩余部分之间的开口。在该实施例中，开口具有与先前所讨论的伪栅极间隔件54的宽度W与第一高度H1的高宽比相对应的高宽比。一些实施例涉及可以去除任何数量的伪栅极间隔件54并且在去除之后可以保留任何数量的伪栅极间隔件。

如图12A和图12B中，然后，栅极间隔件74形成在开口中。由于开口的较高的高宽比，所以栅极间隔件74的介电材料的沉积在开口的上部处的沉积比率可以比开口的下部处的更大。因此，如以上所讨论的，相应的间隙或空隙76可以形成在栅极间隔件74的介电材料内。间隙或空隙76中可以有气体(诸如在栅极间隔件74的介电材料的沉积期间使用的气体)或可以扩散进间隙或空隙76的任何其他的物质。可以执行诸如CMP的平坦化工艺以从第一电介质帽68和第二电介质帽72的顶面去除栅极间隔件74的过量的介电材料。

在图13A和图13B中，如以上关于图11A和图11B所讨论的，形成ILD080、第一上部接触件82和第二上部接触件84。值得注意的是，图11C和图11D的布局图与图12A至12B和图13A至13B中示出的修改相同。

图14A至14B至图21A至21B是根据另一示例性实施例的制造finFET的中间阶段的截面图。关于图2A至2B至图3A至3B，如以上所讨论的进行处理。如以上关于图4A至图4B所讨论的继续处理，除了不是形成伪栅 极间隔件54，而是形成多层栅极间隔件90。在图14A和图14B中，沿着伪栅极48、伪栅极介电层46和掩模50的侧壁形成多层栅极间隔件90。多层栅极间隔件90包括伪栅极48、伪栅极介电层46和掩模50的侧壁上的第一子层92；第一子层92上的伪第二子层94；以及伪第二子层94上的第三子层96。可以通过共形沉积(诸如通过CVD等)并且各向异性地蚀刻相应的子层来形成子层92、94和96中的每一个。第一子层92和第三子层96的材料可以是任何适当的介电材料，其可以是相同的或不同的，诸如氮化硅、碳氮化硅、氮氧化硅等。伪第二子层94的材料可以是任何适当的材料，诸如氧化铝(Al₂O₃)等，可以相对于第一子层92、第三子层96和随后讨论的其他的组件选择性地蚀刻该材料。

如以上关于图5A至5B至图9A至9B所讨论的在图15A至15B至图19A至19B中分别继续处理，但是，利用多层栅极间隔件90来代替伪间隔件54。在经过图19A和图19B的处理之后，多层栅极间隔件90可以具有宽度W、第一高度H1和第二高度H2。宽度W可以对应于第一子层92、伪第二子层94和第三子层96的组合的厚度，沉积上述子层并且随后进行蚀刻以形成多层栅极间隔件90。宽度W可以在从大约4nm至大约10nm的范围内，诸如大约6nm。第一子层92的厚度可以在从大约1nm至大约3nm的范围内，诸如大约2nm。伪第二子层94的示出为宽度Wb的厚度可以在从大约2nm至大约4nm的范围内，诸如大约2nm。第三子层96的厚度可以在从大约1nm至大约3nm的范围内，诸如大约2nm。第一高度H1从鳍部42的顶面至多层栅极间隔件90的顶面。第一高度H1可以在从大约30nm至大约80nm的范围内，诸如大约50nm。第二高度H2从隔离区域44的顶面至多层栅极间隔件90的顶面。第二高度H2可以在从大约80nm至大约130nm的范围内，诸如大约100nm。多层栅极间隔件90的宽度W与第一高度H1的第一高宽比可以在从大约3至大约20的范围内，诸如大约8。多层栅极间隔件90的宽度W与第二高度H2的第二高宽比可以在从大约8至大约33的范围内，诸如大约17。伪第二子层94的宽度Wb与第一高度H1的第三高宽比可以在从大约7至大约20的范围内，诸如大约25。伪第二子层94的宽度Wb与第二高度H2的第四高宽比可以在从大约20至大约 65的范围内，诸如大约50。

在图20A和图20B中，去除多层栅极间隔件90中的伪第二子层94，并且第二子层98和间隙或空隙100形成在去除伪第二子层94的位置中。可以使用对于伪第二子层94的材料具有选择性的适当的蚀刻来去除伪第二子层94，其中蚀刻可以不明显地蚀刻第一电介质帽68和第二电介质帽72、第一子层92和第三子层96。例如，蚀刻可以是湿蚀刻并且可以是各向同性的。通过在蚀刻伪第二子层94之后保留第一子层92和第三子层96，可以在伪第二子层94的去除期间对栅极堆叠件和下部接触件70提供保护。如图20A和图20B中所示，可以去除全部伪第二子层94。换句话说，可以沿着整个第二高度H2去除伪第二子层94。在其他的实施例中，未去除全部伪第二子层94。可以仅沿着整个第一高度H1(如，在鳍部42的顶面的平面上面)去除伪第二子层94，从而保留位于鳍部42的顶面的平面处并且位于该平面下的伪第二子层94。一些实施例涉及可以去除任何数量的伪第二子层94并且在去除之后可以保留任何数量的伪第二子层。与图10A和图10B一样，伪第二子层94的去除导致环绕每一个栅极堆叠件并且介于每一个多层栅极间隔件90中的第一子层92与第三子层96之间的开口。在该实施例中，开口具有与先前所讨论的伪第二子层94的宽度Wb与多层栅极间隔件90的第二高度H2的高宽比相对应的高宽比。其他的实施例涉及取决于伪第二子层94所去除的数量的其他高宽比，诸如伪第二子层94的宽度Wb与多层栅极间隔件90的第一高度H1的高宽比。

然后，第二子层98形成在开口中。第二子层98可以是适当的介电材料，其还可以是具有小于3.9(其还可以小于2.0)的介电常数(k)值的低k介电层。在一些实施例中，第二子层98的介电材料是碳氧氮化硅(SiCON)、碳氧化硅(SiOC)等。可以相对于第一电介质帽68和第二电介质帽72来选择性地蚀刻第二子层98的介电材料。可以使用诸如ALD、CVD等的适当的沉积技术形成第二子层98。如果开口的高宽比足够低，那么沉积可以是基本共形的并且形成关于图10A和图10B所讨论的间隙或空隙。在示出的实施例中，由于开口的更高的高宽比，所以沉积可以导致沉积基本上仅出现在开口的上部处。因此，第二子层98的介电材料可以沉积 在开口的上部处，而没有大量介电材料沉积在开口的下部中。因此相应的间隙或空隙100可以形成在第二子层98的介电材料下面并且介于第一子层92与第三子层96之间。间隙或空隙100中可以有气体(诸如在第二子层98的介电材料的沉积期间使用的气体)或可以扩散进间隙或空隙100的任何其他的物质。在介于栅极堆叠件与下部接触件70之间的多层栅极间隔件90的区域中，间隙或空隙100的高度H4可以在从大约为第一高度H1的0.3倍至大约为第一高度H1的0.7倍的范围内。可以执行诸如CMP的平坦化工艺以从第一电介质帽68、第二电介质帽72、第一子层92和第三子层96的顶面去除第二子层98的过量的介电材料。结果，多层栅极间隔件90包括第一子层、第二子层98和第三子层96以及位于其中的间隙或空隙100。然后，如以上关于图11A至图11B所讨论的，在图21A至图21B中继续处理。

一些实施例可以实现优势。例如，通过具有至少部分地由低k介电材料形成的栅极间隔件，可以减小栅电极与接触件之间的寄生电容。此外，通过具有形成在栅极间隔件中的间隙或空隙，还可以减小介电常数(k)，从而进一步减小寄生电容。根据以上所讨论的一些实施例，可以减小栅电极66与下部接触件70之间的寄生电容。对于减小的技术节点，诸如10nm及以下，这些优势可以是有利的。

一个实施例是一种结构。该结构包括衬底、衬底上方的栅极堆叠件、衬底上方的接触件以及横向设置在栅极堆叠件与接触件之间的间隔件。间隔件包括第一电介质侧壁部分和第二电介质侧壁部分。空隙设置在第一电介质侧壁部分与第二电介质侧壁部分之间。

另一个实施例是一种结构。该结构包括衬底、衬底上方的栅极介电层、栅极介电层上方的栅电极、围绕栅电极的栅极间隔件、衬底中的并且靠近栅极介电层和栅电极的源极/漏极区域以及连接至源极/漏极区域的下部接触件。栅极间隔件设置在下部接触件与栅电极之间。栅极间隔件包括第一固体电介质侧壁部分和第二固体电介质侧壁部分。空隙位于第一固体电介质侧壁部分与第二固体电介质侧壁部分之间。空隙围绕栅电极。

又一实施例是一种方法。方法包括：在衬底上方形成第一层间介电层； 在第一层间介电层中并且在衬底上方形成栅极堆叠件；穿过第一层间介电层至衬底形成接触件；以及在栅极堆叠件与接触件之间形成栅极间隔件。栅极间隔件围绕栅极堆叠件并且具有围绕栅极堆叠件的空隙。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。