一种垂直型磁电阻元件及其制造工艺的制作方法

本发明涉及半导体存储器领域，尤其涉及一种垂直型磁电阻元件及其制造工艺。

背景技术：

近年来人们利用磁性隧道结(mtj，magnetictunneljunction)的特性做成磁性随机存储器，即为mram(magneticrandomaccessmemory)。mram是一种新型固态非易失性记忆体，它有着高速读写的特性。铁磁性mtj通常为三明治结构，其中有记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的势垒层；参考层，位于势垒层的另一侧，它的磁化方向是不变的。当记忆层与参考层之间的磁化强度矢量方向平行或反平行时，mtj元件的电阻态也相应分别为低阻态或高阻态。这样测量mtj元件的电阻态即可得到存储的信息。

一般通过不同的写操作方法来对mram器件进行分类。传统的mram为磁场切换型mram：在两条交叉的电流线的交汇处产生磁场，可改变mtj元件的磁性记忆层的磁化强度方向。自旋转移矩磁性随机存储器(stt-mram，spin-transfertorquemagneticrandomaccessmemory)则采用完全不同的写操作，它利用的是电子的自旋角动量转移，即自旋极化的电子流把它的角动量转移给磁性记忆层中的磁性材料。磁性记忆层的容量越小，需要进行写操作的自旋极化电流也越小。所以这种方法可以同时满足器件微型化与低电流密度。stt-mram具有高速读写、大容量、低功耗的特性，有潜力在电子芯片产业，尤其是移动芯片产业中，替代传统的半导体记忆体以实现能源节约与数据的非易失性。

垂直型磁性隧道结(pmtj，perpendicularmagnetictunneljunction)即磁矩垂直于衬底表面的磁性隧道结，在这种结构中，由于两个磁性层的磁晶各向异性比较强(不考虑形状各向异性)，使得其易磁化方向都垂直于层表面。在同样的条件下，元件尺寸可以做得比面内型mtj元件更小，易磁化方向的磁极化误差可以做的很小，并且mtj元件尺寸的减小使所需的切换电流也可相应减小。

典型的垂直磁电阻元件的多层膜结构如图1所示，包括依次层叠的底电极10、种子层20、记忆层30、势垒层40、参考层50以及顶部的覆盖层60。为了得到更优的垂直磁电阻值，必须制备高质量的磁电阻多层膜。底电极10上面的种子层20(如采用ta膜)质量的好坏直接影响到mtj多层膜的磁极化取向及垂直磁电阻值。底电极10一般由ta/cu、ta/cun或ta/ru构成，本文中“/”右边的材料层设置在 左边的材料层之上，即先制备左边的材料层。一般来说，直接生长在cu或ru上的种子层很难具有一个好的bcc(即所谓的alpha-相)结构，通常情况下生长出来的膜层具有不规则的非晶态结构。

技术实现要素：

有鉴于现有技术的不足，本发明提供了一种磁电阻元件，包括：

参考层，所述参考层的磁化方向不变且磁各向异性垂直于层表面；

记忆层，所述记忆层的磁化方向可变且磁各向异性垂直于层表面；

势垒层，所述势垒层位于所述参考层和所述记忆层之间；以及

种子层，所述种子层采用具有体心立方晶格结构(bcc结构)的材料，如ta、hf、zr、w或mo等，并与所述记忆层相邻，本文中的层与层的“相邻”是指层与层紧贴设置，其间未主动设置其它层；

还包括与所述种子层相邻的结构功能层，所述结构功能层采用具有体心立方晶格结构或超晶格l10、l12结构的材料。

优选地，所述种子层的厚度范围为1.5～10nm。

进一步地，所述结构功能层采用cr、v、w、mo、mn、fe、ba、ir、ta、hf、co、cota、cohf、cofe、mow、nicu、nicr、cofeta、cofew、cofemo、cota、cow、como、cozr、cov、cocr、cohf、comn、feta、few、femo、fezr、fev、fecr、fehf、cofehf、cofez、cuau、irmn或femn中的一种或多种合金材料构成的单层薄膜或叠加构成的多层薄膜，如irmn/cofe、cofe/irmn等多层合金材料。

优选地，所述结构功能层的厚度范围为0.2～10nm。

进一步地，还包括与所述结构功能层相邻的底电极，所述底电极采用m/cu/m、m/cun/m、m/mo/m、m/cual/m或m/ru/m，优选的厚度范围为3～10nm/10～50nm/3～10nm，其中m为ta、w、tan、wn或上述材料叠加构成的多层薄膜，例如ta/cu/ta、tan/ta/cu/ta/tan。

进一步地，所述记忆层采用cofeb、cofeb/fe、cofeb/ta/cofeb、cofeb/hf/cofeb、cofeb/zr/cofeb、cofeb/mo/cofeb、cofeb/w/cofeb、cofeb/fe/cofeb、cofeb/cofe、cofe/cofeb或cofeb/cofe/cofeb等，优选的厚度范围为0.8～3nm。

进一步地，所述势垒层采用介电质绝缘材料，如选择mgo、znmgo、almgo等氧化物绝缘材料，优选的厚度范围为0.8～1.5nm。

进一步地，所述参考层采用复合超晶格多层膜，例如cofeb/ta/[co/x]nco/ru/[co/x]m，其中x是pt、pd或ni中的一种，n、m为超晶格层数，优选n<m。

进一步地，还包括与所述参考层相邻的覆盖层，所述覆盖层采用ta/ru，优选 的厚度范围为2～5nm/4～10nm，或ta/ru/ta，优选的厚度范围为3～5nm/4～10nm/4～10nm。

本发明还提供了一种磁电阻元件的制造工艺，包括

在衬底上形成底电极；

在所述底电极上形成结构功能层，所述结构功能层采用具有体心立方晶格结构或超晶格l10、l12结构的材料；

在所述结构功能层上形成种子层，所述种子层采用具有体心立方晶格结构的材料，如ta、hf、zr、w或mo等；

在所述种子层上形成记忆层，所述记忆层的磁化方向可变且磁各向异性垂直于层表面；

在所述记忆层上形成势垒层，所述记忆层的磁化方向可变且磁各向异性垂直于层表面；

在所述势垒层上形成参考层，所述参考层的磁化方向不变且磁各向异性垂直于层表面；

在所述参考层上形成覆盖层。

优选地，所述种子层的厚度范围为1.5～10nm。

进一步地，所述结构功能层采用cr、v、w、mo、mn、fe、ba、ir、ta、hf、co、cota、cohf、cofe、mow、nicu、nicr、cofeta、cofew、cofemo、cota、cow、como、cozr、cov、cocr、cohf、comn、feta、few、femo、fezr、fev、fecr、fehf、cofehf、cofez、cuau、irmn或femn中的一种或多种合金材料构成的单层薄膜或叠加构成的多层薄膜，如irmn/cofe、cofe/irmn等多层合金材料。

优选地，所述结构功能层的厚度范围为0.2～10nm。

进一步地，所述底电极采用m/cu/m、m/cun/m、m/mo/m、m/cual/m或m/ru/m，优选的厚度范围为3～10nm/10～50nm/3～10nm，其中m为ta、w、tan、wn或上述材料叠加构成的多层薄膜，例如ta/cu/ta、tan/ta/cu/ta/tan。

进一步地，所述记忆层采用cofeb、cofeb/fe、cofeb/ta/cofeb、cofeb/hf/cofeb、cofeb/zr/cofeb、cofeb/mo/cofeb、cofeb/w/cofeb、cofeb/fe/cofeb、cofeb/cofe、cofe/cofeb或cofeb/cofe/cofeb等，优选的厚度范围为0.8～3nm。

进一步地，所述势垒层采用介电质绝缘材料，如选择mgo、znmgo、almgo等氧化物绝缘材料，优选的厚度范围为0.8～1.5nm。

进一步地，所述参考层采用复合超晶格多层膜，例如cofeb/ta/[co/x]nco/ru/[co/x]m，其中x是pt、pd或ni中的一种，n、m为超晶格层数，优选n<m。

进一步地，所述覆盖层采用ta/ru，优选的厚度范围为2～5nm/4～10nm，或ta/ru/ta，优选的厚度范围为3～5nm/4～10nm/4～10nm。

进一步地，在所述覆盖层形成后进行退火，优选温度范围300-420℃。

本发明通过引入结构功能层，可以在其基础上更容易生长出高质量的具有体心立方或超晶格l10、l12结构的种子层，从而帮助记忆层形成具有更好的bcc晶格结构的垂直型磁隧道节，取得最大的垂直磁化。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是典型的垂直磁电阻元件的多层膜结构示意图；

图2是本发明的一种磁电阻元件的结构示意图；

图3是图2的磁电阻元件的制造工艺流程图。

具体实施方式

在本发明的实施方式的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

图2是本发明的一种磁电阻元件的结构示意图，其中示出了依次层叠的底电极1、结构功能层15、种子层2、记忆层3、势垒层4、参考层5和覆盖层6。记忆层3的磁化方向可变且磁各向异性垂直于层表面，参考层5的磁化方向不变且磁各向异性垂直于层表面。

底电极1采用m/cu/m、m/cun/m、m/mo/m、m/cual/m或m/ru/m，优选的厚度范围为3～10nm/10～50nm/3～10nm，其中m为ta、w、tan、wn或上述材料叠加构成的多层薄膜，例如ta/cu/ta、tan/ta/cu/ta/tan。

结构功能层15采用具有体心立方晶格结构(bcc结构)或超晶格l10、l12结构的材料，可采用cr、v、w、mo、mn、fe、ba、ir、ta、hf、co、cota、cohf、cofe、mow、nicu、nicr、cofeta、cofew、cofemo、cota、cow、como、cozr、cov、cocr、cohf、comn、feta、few、femo、fezr、fev、fecr、fehf、cofehf、cofez、cuau、irmn或femn中的一种或多种合金材料构成的单层薄膜或叠加构成的多层薄膜，如irmn/cofe、cofe/irmn等多层合金材料，结构功能层 15优选的厚度范围为0.2～10nm。

种子层2采用具有体心立方晶格结构的材料，如ta、hf、zr、w或mo等，优选的厚度范围为1.5～10nm。在结构功能层15基础上生长的种子层2会具有更好的bcc晶格结构。

记忆层3采用cofeb、cofeb/fe、cofeb/ta/cofeb、cofeb/hf/cofeb、cofeb/zr/cofeb、cofeb/mo/cofeb、cofeb/w/cofeb、cofeb/fe/cofeb、cofeb/cofe、cofe/cofeb或cofeb/cofe/cofeb等，优选的厚度范围为0.8～3nm。

势垒层4采用介电质绝缘材料，如选择mgo、znmgo、almgo等氧化物绝缘材料，优选的厚度范围为0.8～1.5nm。

参考层5采用复合超晶格多层膜，例如cofeb/ta/[co/x]nco/ru/[co/x]m，其中x是pt、pd或ni中的一种，n、m为超晶格层数，优选n<m。参考层5具有固定的垂直磁化方向，上下两层超晶格[co/x]n和[co/x]m通过ru形成相互反平行的垂直磁耦合，ru的厚度可以选在0.4～0.5nm(第一耦合峰)或0.8～0.9nm(第二耦合峰)。

覆盖层6采用ta/ru，优选的厚度范围为2～5nm/4～10nm，或ta/ru/ta，优选的厚度范围为3～5nm/4～10nm/4～10nm。

如图3所示，本实施例的磁电阻元件的制备工艺流程包括：

首先，在衬底(图中未示出)上依次溅射ta、cu和ta形成底电极1，也可以采用m/cu/m、m/cun/m、m/mo/m、m/cual/m或m/ru/m，厚度选择范围是3～10nm/10～50nm/3～10nm，其中m为ta、w、tan、wn或上述材料叠加构成的多层薄膜，例如ta/cu/ta、tan/ta/cu/ta/tan。

接着沉积结构功能层15，可采用cr、v、w、mo、mn、fe、ba、ir、ta、hf、co、cota、cohf、cofe、mow、nicu、nicr、cofeta、cofew、cofemo、cota、cow、como、cozr、cov、cocr、cohf、comn、feta、few、femo、fezr、fev、fecr、fehf、cofehf、cofez、cuau、irmn或femn的单层膜，或者是上述材料的多层膜，如irmn/cofe、cofe/irmn等合金材料，结构功能层15厚度选择范围是0.2～10nm。特别是其中的含ni、fe、co的磁性合金材料，其厚度应控制在不显示任何宏观铁磁性。

然后沉积种子层2，选择具有bcc结构的材料，如ta、hf、zr、w或mo，厚度选择1.5～10nm。

接下来是在具有bcc结构的种子层2上生长记忆层3，可选材料包括cofeb、cofeb/fe、cofeb/ta/cofeb、cofeb/hf/cofeb、cofeb/zr/cofeb、cofeb/mo/cofeb、cofeb/w/cofeb、cofeb/fe/cofeb、cofeb/cofe、cofe/cofeb或cofeb/cofe/cofeb等，厚度选择范围是0.8～3nm，记忆层3应具有可变的垂直磁化方向。

然后生长势垒层4，选择mgo、znmgo、almgo等氧化物绝缘材料，厚度选择范围是0.8～1.5nm。势垒层4可以采用金属氧化物靶，通过溅射形成；或直接用金属mg或znmg为靶材通过逐步溅射一层很薄(<0.5nm)的金属mg或znmg膜，然后自然氧化或等离子氧化，再重复数次而形成。

紧接着生长参考层5，采用超晶格多层膜，如cofeb/ta/[co/x]nco/ru/[co/x]m，其中x是pt、pd或ni中的一种，n、m为超晶格层数，优选n<m。参考层5具有固定的垂直磁化方向，上下两层超晶格[co/x]n和[co/x]m通过ru形成相互反平行的垂直磁耦合，ru的厚度可以选在0.4～0.5nm(第一耦合峰)或0.8～0.9nm(第二耦合峰)。

然后在参考层5上盖上覆盖层6，其材料结构为ta/ru，厚度选择范围是2～5nm/4～10nm，或ta/ru/ta，厚度选择范围是3～5nm/4～10nm/4～10nm。

最后将已经形成的磁电阻元件多层膜进行高温退火，温度范围在300-420℃之间，将记忆层3中的非晶态的cofeb通过结构功能层15及种子层2的帮助形成bcc单晶结构。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。