半导体器件及其制造方法与流程

本发明实施例涉及半导体器件及其制造方法。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来切割单独的管芯。然后，以多芯片模式或以其他封装类型来单独地封装单独的管芯。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体产业已经经历了快速的发展。在很大程度上，集成度的这种提高源自于最小特征尺寸的不断减小(例如，将半导体工艺节点减小至亚20nm节点)，这样允许更多的组件集成在给定区域内。由于近来对小型化、更高的速度和更大的带宽以及较低的功耗和延迟的需求的产生，需要针对半导体管芯的更小和更富创造性的封装技术。

随着半导体技术的进一步发展，已经出现了堆叠式半导体器件(例如，三维集成电路(3DIC))，以作为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠的半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或更多的半导体晶圆可安装或堆叠在另一个顶部上以进一步降低半导体器件的形状因数。叠层封装件(POP)器件是一种类型的3DIC，其中，封装管芯并且然后将管芯与另一封装过的管芯或管芯封装在一起。

技术实现要素：

根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：将第一工件附接至第二工件，所述第一工件具有对准掩模；在邻近所述第一工件的位置处沉积底部填充物，其中，所述底部填充物沉积的所述位置至少部分地基于所述对准掩模；以及固化所述底部填充物。

根据本发明的另一实施例，还提供了一种制造半导体器件方法，包括：将管芯附接至衬底；在所述管芯和所述衬底之间形成多个电连接；将所述管芯和所述衬底密封在模制材料中以形成封装件；以及在所述封装件的所述模制材料中形成对准掩模。

根据本发明的又一实施例，还提供了一种半导体器件，包括：第一工件，包括：衬底；管芯，附接至所述衬底；模制材料，密封所述管芯；以及对准掩模，形成在所述模制材料中；以及第二工件，附接至所述第一工件。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1至图6是根据一些实施例的在具有一个或多个对准掩模的堆叠的半导体器件的制造期间的多个处理步骤的截面图。

图7A至图7B是根据一些实施例的具有一个或多个对准掩模的堆叠的半导体器件的顶视图。

图8A至图8B是根据一些实施例的具有一个或多个对准掩模的堆叠的半导体器件的顶视图。

图9A至图9B是根据一些实施例的具有一个或多个对准掩模的堆叠的半导体器件的顶视图。

图10是根据一些实施例的示出形成具有一个或多个对准掩模的堆叠的半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

在具体地描述所示出的实施例之前，通常描述本发明公开的实施例的特定优势特征和方面。下面描述的是具有对准掩模的各个堆叠的半导体器件和用于形成这样的堆叠的半导体器件的方法。对准掩模可用于辅助随后处理，诸如底部填充物注射工艺。

在一些实施例中，上堆叠器件和下堆叠器件看起来类似和/或具有差的对比度。例如，在PoP器件中，动态随机存取存储(DRAM)模塑和集成扇出(InFO)模塑可在外观上太类似而不能用于精确的自动底部填充物对准。像这些的情况有时可要求底部填充物注入工艺的手动对准，这可能减小效率并且增加成本。目前的公开描述关于在以在自动底部填充物对准工艺中辅助的上堆叠器件中形成的对准掩模的实施例。例如，对准掩模可具有在上器件和下器件之间更大的对比度使得可使用自动底部填充物对准工艺。此外，可使用例如激光钻孔工艺形成对准掩模，这不增加显著处理或成本。

图1至图6是根据一些实施例的堆叠的半导体器件的制造期间的各个示例性处理步骤的截面图。本领域技术人员将领会下面描述的处理步骤至提供为描述并且可以使用其他工艺。

首先参考图1，在一些实施例中，在载体101上方形成释放层103，并且在释放层103上方形成一个或多个介电层105以开始形成集成电路封装。在一些实施例中，载体101可以由石英、玻璃等形成并且为随后的操作提供机械支撑。在一些实施例中，释放层103可以包括光热转换(LTHC)材料、UV粘合剂等并且可使用旋涂工艺、印刷工艺、层压工艺等形成。在一些实施例中，由LTHC材料形成的释放层103当暴露于光时会部分地或完全地丢失它的粘合力并且载体101可以容易地从随后形成的结构的背侧去除。在一些实施例中，一个或多个介电层105可以使用由诸如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)等的可光图案化的介电材料的一个或多个层形成，并且可以使用旋涂工艺等形成。可以使用与光刻胶材料类似的光刻方法图案化这样的可光图案化的介电材料。在其他的实施例中，介电层105可以包括诸如氮化硅、氧化硅、磷硅酸盐玻璃(PSG)的非可光图案化的介电材料的一个或多个层。

进一步参考图1，在一个或多个介电层105上形成导电通孔107。在一些实施例中，在一个或多个介电层105上形成晶种层(未示出)。晶种层可包括铜、钛、镍、金等或它们的组合，并且可以使用电化学镀工艺、ALD、PVD、溅射等或它们的组合形成。在一些实施例中，在晶种层上方形成牺牲层(未示出)。在牺牲层中形成多个开口以暴露晶种层的部分。在牺牲层包括光刻胶材料的一些实施例中，可以使用合适的光刻方法图案化牺牲层。在一些实施例中，使用电化学镀工艺、化学镀工艺、ALD、PVD等或它们的组合用诸如铜、铝、镍、金、银、钯等或它们的组合填充牺牲层的开口以形成导电通孔。在半导体通孔107的形成完成之后，去除牺牲层。在牺牲层包括光刻胶材料的一些实施例中，可以使用例如灰化工艺以及随后的湿清洗工艺去除牺牲层。随后，使用例如合适的适合工艺去除晶种层的暴露的部分。

参考图2，使用粘合层201将器件管芯203附接至一个或多个介电层105。在一些实施例中，使用例如拾取-放置装置将器件管芯203放置在一个或多个介电层105上。在一些实施例中，可使用任何其他的方法将器件管芯203放置在一个或多个介电层105上。在一些实施例中，粘合层201可以包括LTHC材料、UV粘合剂、管芯附着膜等并且可使用旋涂工艺、印刷工艺、层压工艺等形成。

在一些实施例中，器件管芯203包括一个以上的有源器件和/或无源器件。有源和/或无源器件可包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的多种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件。在一些实施例中，器件管芯203可以是离散集成电路管芯、离散半导体器件芯片(有时称为表面安装器件(SMD))或集成无源器件(IPD)。在这样的实施例中，器件管芯203可包括各个器件，诸如RLC电路、电容器、电感器、变压器、平衡转换器、微带、共平面波导等，并且可以基本上无有源器件。在一些实施例中，器件管芯203可以是诸如静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等的存储器管芯。

本领域技术人员将认识到钝化层、接触焊盘和连接件的数量至为说明目的提供并且不限制本公开的范围。在其他的实施例中，器件管芯203的每个可以包括适当数量的钝化层、接触焊盘和连接件，这取决于器件管芯203的设计要求。

在一些实施例中，集成电路管芯203安装在一个或多个介电层105上使得管芯接触件205面向远离一个或多个介电层105的方向或面向一个或多个介电层105的远端。管芯接触件205提供至形成在器件管芯203上的电路系统的电连接。管芯接触件205可以形成在器件管芯203的有源侧上，或者管芯接触件205可以形成在背侧上并且包括通孔。管芯接触件205可以进一步包括在集成器件管芯203的第一侧和第二侧之间提供电连接的通孔。在一个实施例中，管芯接触件205可包括铜、钨、铝、银、金、锡、它们的组合等。

参考图3，密封件301形成在载体101上方以及形成在器件管芯203和导电通孔107上方且围绕器件管芯203和导电通孔107。在一些实施例中，密封件301可包括诸如环氧树脂、树脂、可模塑聚合物等的模塑料。模塑料可以在当其基本上是液体时施加，并且然后可以通过化学反应，诸如在环氧树脂或树脂中固化。在其他的实施例中，模塑料可以是作为能够设置在器件管芯203和导电通孔107的周围和之间的凝胶或可延展性固体施加的紫外线(UV)或热固化的聚合物。

进一步参考图3，在一些实施例中，使用CMP工艺、研磨工艺等或它们的组合平坦化生成的结构。在一些实施例中，执行平坦化工艺直至暴露器件管芯203的管芯接触件205。在一些实施例中，管芯接触件205的顶部表面与导电通孔107和密封件301的顶部表面基本共面。

参考图4，在器件管芯203、导电通孔107和密封件301上方形成一个或多个再分布层(RDL)401。在一些实施例中，RDL 401包括一个或多个介电层403和设置在一个或多个介电层403内的导电部件405。在一些实施例中，一个或多个介电层403可以包括诸如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)等的介电材料，并且可以使用旋涂工艺等形成。在一些实施例中，一个或多个导电部件405可包括铜、钨、铝、银、金等或它们的组合，并且可以使用化学镀工艺、ALD、PVD等或它们的组合形成。

进一步参考图4，凸块下金属化层(UBM)407形成在RDL 401上方并且电连接至RDL 401。在一些实施例中，可以穿过一个或多个介电层403的最顶部介电层(未单独地示出)形成一组开口以暴露RDL 401的一个或多个导电部件405。在一些实施例中，UBM 407可以包括多层导电材料，诸如钛层、铜层和镍层。然而，本领域的普通技术人员将意识到，存在材料和层的多种合适的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，这些都适用于UBM 407的形成。可用于UBM 407的任何合适的材料或材料层全部意欲包括在本申请的范围内。在一些实施例中，连接件409形成在UMB407的一些上方并且电连接至UMB 407的一些。连接件409可以是焊料球、可控坍塌芯片连接(C4)凸块、球栅阵列(BGA)球、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。在连接件409是焊料凸块的实施例中，通过首先由诸如蒸发、电镀、印刷、焊料转移、植球等常用的方法形成焊料层来形成连接件409。一旦形成焊料层，就可以执行回流，以将材料成形为期望的凸块形状。以这种方式，可以形成包括器件管芯203的多个集成电路管芯415。在一些实施例中，将集成电路管芯415形成为集成扇出式(InFO)结构。

图5A至图5C示出了根据一些实施例的在堆叠的半导体器件的制造期间的各个示例性处理步骤。如下面将更详细地讨论，形成工件515以包括对准掩模，对准掩模将在工件附接至连接件409时帮助工件515对准(参见图4)。示例性工件515是包括衬底501和连接至衬底501的一个或多个堆叠的管芯507的集成电路封装件。

图5A示出了接合至衬底501的两个堆叠的管芯507。在各个实施例中，衬底501可以是衬底、封装衬底、硅衬底、有机衬底、陶瓷衬底、层压衬底、插入板、集成电路、封装管芯等。在各个实施例中，接合焊盘503、505可以由铜、铝、金、钨、它们的合金等形成。

在一些实施例中，堆叠的管芯507可以接合至衬底501，形成工件515。图5A至图6示出了两个堆叠的管芯507，但在其他的实施例中使用更多或更少的堆叠的管芯507。在一些实施例中，工件515不包括堆叠的管芯507。堆叠的管芯507可以是类似于上面描述的器件管芯203的类型并且不重复描述。在一些实施例中，工件515可以包括器件管芯、集成电路管芯、存储器管芯、插入板、集成电路封装件、晶圆级封装件和/或其他类型的管芯或结构。

图5B示出了利用接触焊盘509和引线接合513电连接至衬底501的堆叠的管芯507。在其他的实施例中，可以使用诸如导电凸块的其他连接。在一些实施例中，堆叠的管芯507和引线接合513可以由模制材料511包封，如图5B中示出。例如，可以使用压缩模制将模制材料511模制在堆叠的管芯507和引线接合513上。在一些实施例中，模制材料511可以是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。可以执行固化步骤以固化材料511，其中固化可以是热固化、UV固化等或它们的组合。在一些实施例中，堆叠的管芯507和引线接合513掩埋在模制材料511中，并且在固化模制材料511之后，执行诸如研磨的平坦化步骤以去除模制材料511的多余部分。

进一步参考图5C，可以在工件515中形成一个或多个对准掩模517。在一些实施例中，在工件515的模制材料511中形成对准掩模517。在一些实施例中，使用激光钻孔工艺、蚀刻工艺、研磨工艺、金属或电介质沉积工艺或使用另一个工艺形成对准掩模。在图5C和图6中示出的示例性实施例中，已经使用激光钻孔工艺形成对准掩模517。单个工件515可以具有多个对准掩模517。例如，工件515可以具有两个、三个或另一数量的对准掩模517。对准掩模517可以具有特定的尺寸或可以具有一个或多个特定的形状，如下面更详细地描述。在一些实施例中，在模制材料511中将对准掩模517形成至特定的深度。例如，对准掩模517可以具有从10μm至30um或另一个深度。在一些情况中，特定的对准掩模深度可以提供足够的对比度或增强的对比度以便于底部填充物对准，下面更详细地描述。在一些实施例中，以诸如金属、模制材料、电介质或另一材料填充对准掩模517。对准掩模517可以帮助底部填充物的沉积，如下面更详细地描述。在一些实施例中，在工件515的分割之前形成对准掩模517。在一些实施例中，在工件515的分割后形成对准掩模517。

参考图6，在一些实施例中，将多个工件515接合至集成电路管芯415，形成堆叠的半导体器件600。在一些实施例中，间隙609可以存在于相邻的工件515之间。在一些实施例中，可以使用连接件409将集成电路管芯415接合至工件515。在一些实施例中，工件515可以是集成电路封装件、一个或多个管芯、封装件衬底、插入板、PCB等。在一些实施例中，工件515是封装件，并且堆叠的半导体器件600是叠层封装件(PoP)器件或集成扇出叠层封装件(InFO-PoP)器件。在工件515是管芯的其他的实施例中，堆叠的半导体器件600是封装件上芯片(CoP)器件。在一些实施例中，在工件515接合至集成电路管芯415之后在工件515上形成对准掩模517。

进一步参考图6，底部填充材料可以注入位于工件515和集成电路管芯415之间的间隙609中或以另外方式形成在位于工件515和集成电路管芯415之间的间隙609中，并且围绕连接件409。底部填充物注入在图6中示意性地示出为底部填充物注入603。例如，底部填充材料可以是分配在结构之间并且然后固化以变硬的液体环氧树脂、可变形凝胶、硅橡胶等。例如，可以将底部填充材料等用于减小对连接件409的损坏以及保护连接件409。在一些实施例中，底部填充物注入603至少部分地基于对准掩模517的位置和/或布置来确定底部填充物注入的位置。在一些情况下，底部填充物注入603可以在从对准掩模517预定偏离的位置或由两个或多个对准掩模517的位置确定的位置处注入底部填充物。例如，在两个对准掩模517位于间隙609的相对侧附近的情况中，底部填充物注入603可以在两个对准掩模517之间约一半的位置处填充底部填充物。底部填充物注入603可以在相对于每个工件的单个位置或多个位置注入底部填充物。底部填充物注入603可以包括多个注入，并且可以顺序地或同时地在多个位置注入底部填充物。在一些实施例中，底部填充物注入603可以基于对准掩模517的其他特性(包括对准掩模的尺寸、对准掩模的数量、对准掩模的长度、对准掩模的形状或对准掩模的其他特性)注入底部填充物。

图7A至图9B是根据一些实施例的具有对准掩模的堆叠的半导体器件的顶视图，其中“A”图代表顶视图并且“B”图代表在对应“A”图内的对准掩模的近视图。示出在底部填充物注入之前的堆叠的半导体器件，类似于在1至图6中的截面示出的堆叠的半导体。在一些实施例中，可以使用上面参考图1至图6描述的堆叠的半导体器件600的类似材料和方法形成堆叠的半导体器件，类似元件具有类似数字参考，并且这里不重复描述。在一些实施例中，可以以类似于图5C示出的对准掩模517的方式形成对准掩模。在一些实施例中，每个工件可以包括两个对准掩模。在其他的实施例中，在每个工件中可以形成更多或更少的对准掩模。在其他的实施例中，可以在工件上图7A至图9B示出的以外的不同位置形成对准掩模。例如，每个工件在单个角处具有单个对准掩模。如另一个实施例，每个工件在单个角处具有一个或多个对准掩模。除这里描述的对准掩模之外的其他装置是可能的。图7A是图9B示出了对准掩模的示例性实例。在其他的实施例中，对准掩模可以具有圆形、椭圆形、多边形、不规则形状或其他形状。

图7A至图7B示出了示例性的堆叠的半导体器件700。在堆叠的半导体器件700的示出的实施例中，对准掩模701的顶视形状是矩形的。示出的实施例在每个工件515上的两个对准掩模，每个对准掩模形成在模制件511中的相对角处。在一些实施例中，矩形对准掩模701可以具有以第一距离D₁与模制件511的第一边缘(或工件515的第一边缘)分开的第一侧以及以第二距离D₂与第二边缘分离的第二侧。在一些实施例中，D₁和D₂是相等的。在一些实施例中，D₁和/或D₂可以在约50μm至约200μm之间。在一些实施例中，对准掩模701的第一侧具有第一宽度W₁以及第二侧具有宽度W₂。在一些实施例中，W₁和W₂是相等的。在一些实施例中，W₁和/或W₂可以在约50μm至约200μm之间。

图8A至图8B示出了示例性的堆叠的半导体器件800。在堆叠的半导体器件800的示出的实施例中，对准掩模801的顶视形状是三角形的。示出的实施例示出了位于每个工件515上的两个对准掩模801，每个对准掩模形成在模制件511中的相对角处。在一些实施例中，三角形对准掩模801可以具有以第一距离D₃与模制件511(或工件515)的第一边缘分开的第一侧以及以第二距离D₄与第二边缘分离的第二侧。在一些实施例中，D₃和D₄是相等的。在一些实施例中，D₃和/或D₄可以在约50μm至约200μm之间。在一些实施例中，对准掩模801的第一侧具有第一宽度W₃以及第二侧具有宽度W₄。在一些实施例中，W₃和W₄是相等的。在一些实施例中，W₃和/或W₄可以在约50μm至约300μm之间。

图9A至图9B示出了示例性的堆叠的半导体器件900。在堆叠的半导体器件900的示出的实施例中，对准掩模901的顶视形状是L形的。示出的实施例示出在每个工件515上的两个对准掩模901，每个对准掩模形成在模制件511中的相对角处。在一些实施例中，L形对准掩模901可以具有以第一距离D₅与模制件511(或工件515)的第一边缘分开的第一侧以及以第二距离D₆与第二边缘分离的第二侧。在一些实施例中，D₅和D₆是相等的。在一些实施例中，D₅和/或D₆可以在约50μm至约200μm之间。在一些实施例中，对准掩模901的第一侧具有第一宽度W₅以及第二侧具有宽度W₆。在一些实施例中，W5和W6是相等的。在一些实施例中，W₅和/或W₆可以在约50μm至约300μm之间。在一些实施例中，对准掩模901的“内”侧具有第三宽度W₇以和第四宽度W₈。在一些实施例中，W₇和W₈是相等的。在一些实施例中，W₇和/或W₈可以是W₅和/或W₆宽度的约一半。

图10是根据一些实施例的示出形成集成电路封装件的方法1000的流程图。方法1000开始于步骤1001，其中如上面参考图5A至图5C描述一个或多个管芯(诸如堆叠的管芯507)附接至衬底(诸如衬底501)。在步骤1003，如上面参考图5A至图5C所述地形成密封件(诸如模制件511)以封装管芯和衬底。在一些实施例中，如上面参考图5A至图5C的描述，密封管芯和衬底形成第一工件(诸如第一工件515)。在步骤1005中，如上面参考图5A至图5C和图7至图9的描述，在第一工件(诸如第一工件515)中形成一个或多个对准掩模(诸如一个或多个对准掩模517、701、801或901)。在一些实施例中，如上面参考图5A至5C和图7至图9的描述，在工件的模制件(诸如模制件511)中形成对准掩模。在一些实施例中，在形成对准掩模之后分割工件。在步骤1007中，如上面参考图6的描述，将第一工件附接至第二工件(诸如集成电路管芯415)以形成堆叠的器件(诸如堆叠的半导体器件600)。在步骤1009中，如上面参考图6的描述，沉积底部填充物。在一些实施例中，基于一个或多个对准掩模的位置沉积底部填充物。在步骤1011中，如上面参考图6的描述，固化底部填充物。在一些实施例中，在固化对准掩模之后分割堆叠的器件。

根据实施例，一种方法包括将第一工件附接至第二工件，第一工件具有对准掩模。在邻近第一工件的位置处沉积底部填充物，其中，底部填充物沉积的位置至少部分地基于对准掩模。该方法还包括固化底部填充物。

根据另一实施例，一种方法包括将管芯附接至衬底。在管芯和衬底之间形成多个电连接。将管芯和衬底密封在模制材料中以形成封装件。在封装件的模制材料中形成对准掩模。

根据又一实施例，第一工件包括衬底以及附接至衬底的管芯。模制材料密封管芯并且在模制材料中形成对准掩模。第二工件附接至第一工件。

根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：将第一工件附接至第二工件，所述第一工件具有对准掩模；在邻近所述第一工件的位置处沉积底部填充物，其中，所述底部填充物沉积的所述位置至少部分地基于所述对准掩模；以及固化所述底部填充物。

在上述方法中，在所述第一工件的模制材料中形成所述对准掩模。

在上述方法中，所述对准掩模具有三角形形状。

在上述方法中，在所述第一工件的顶部表面的第一角处形成所述对准掩模。

在上述方法中，所述对准掩模是第一对准掩模，以及在所述第一工件的所述顶部表面的与所述第一角相对的第二角处形成第二对准掩模。

在上述方法中，还包括使用激光钻孔形成所述对准掩模。

在上述方法中，所述对准掩模的边缘位于距离所述第一工件的顶部表面的边缘约50μm至约200μm处。

在上述方法中，所述对准掩模具有约50μm至约300μm的宽度的侧。

在上述方法中，还包括将第三工件附接至所述第二工件，所述第三工件具有另一个对准掩模。

在上述方法中，所述第一工件是模制的存储器件管芯。

根据本发明的另一实施例，还提供了一种制造半导体器件方法，包括：将管芯附接至衬底；在所述管芯和所述衬底之间形成多个电连接；将所述管芯和所述衬底密封在模制材料中以形成封装件；以及在所述封装件的所述模制材料中形成对准掩模。

在上述方法中，所述对准掩模是第一对准掩模，并且所述方法还包括在所述模制材料上形成第二对准掩模。

在上述方法中，使用激光钻孔形成所述对准掩模。

在上述方法中，还包括将所述封装件附接至工件以及在基于所述对准掩模的位置的位置处将底部填充物沉积在所述工件上。

在上述方法中，所述对准掩模具有约10μm至约30μm的深度。

在上述方法中，所述管芯包括模制的存储器件管芯。

根据本发明的又一实施例，还提供了一种半导体器件，包括：第一工件，包括：衬底；管芯，附接至所述衬底；模制材料，密封所述管芯；以及对准掩模，形成在所述模制材料中；以及第二工件，附接至所述第一工件。

在上述器件中，还包括位于所述第一工件和所述第二工件之间的底部填充物。

在上述器件中，附接所述第一工件和所述第二工件以形成叠层封装器件。

在上述器件中，所述对准掩模是第一对准掩模，并且所述器件还包括在所述模制材料中形成的第二对准掩模。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。