用于制造改善污染的半导体器件的方法与流程

本发明总体涉及半导体领域，更具体地，涉及制造半导体器件的方法。

背景技术：

半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，功能密度(定义为每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺创建的最小部件(线))减小。按比例缩小工艺通常通过增加生产效率和降低相关成本来提供优势。但是，这种比例缩小增加了处理和制造IC的复杂度。对于将被实现的进步，需要IC制造的类似开发。

例如，随着半导体IC工业追求更大的器件密度、更高的性能和更低的成本而进行到纳米级技术工艺节点，来自制造和设计的挑战导致诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件的开发。然而，现有的半导体器件和制造半导体器件的方法不能在所有方面均令人满意。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件，包括：衬底，所述衬底具有通过设置在所述衬底中的至少一个隔离结构而分离的至少两个器件区域，并且所述器件区域中的每个器件区域均包括设置在所述衬底中的两个掺杂区域；两个栅极结构，分别设置在所述器件区域上，在所述器件区域中的每个器件区域中，所述掺杂区域分别设置在所述栅极结构的两个相对侧；层间介电层，设置在所述衬底上并且外围地环绕所述栅极结构，所述层间介电层的顶部具有至少一个凹部；以及材料层，填充所述至少一个凹部，所述材料层具有与所述栅极结构的顶面位于相同平面的顶面，并且所述材料层的最厚部分的厚度与所述栅极结构之间的间距的比率在1/30至1/80的范围内。

优选地，所述栅极结构中的每一个均包括：栅极介电层，设置在所述衬底上；以及栅电极，设置在所述栅极介电层上。

优选地，所述栅电极中的每一个均由金属形成。

优选地，该半导体器件还包括：两个间隔件，分别外围地环绕所述栅极结构。

优选地，形成所述层间介电层的材料不同于形成所述材料层的材料，并且形成所述材料层的材料是介电材料或金属。

优选地，所述材料层的最厚部分的厚度与所述层间介电层的最厚部分的厚度的比率大于0且小于1/30。

根据本发明的另一方面，提供了一种用于制造半导体器件的方法，所述方法包括：提供衬底，所述衬底具有通过设置在所述衬底中的至少一个隔离结构而分离的至少两个器件区域；分别在所述器件区域上形成两个伪栅极结构，所述伪栅极结构中的每一个均包括伪栅电极；在所述衬底中形成多个掺杂区域，所述器件区域中的每一个均包括设置在所述伪栅电极中的每一个伪栅电极的两个相对侧的两个掺杂区域；在所述衬底上形成层间介电层以外围地环绕所述伪栅极结构；在所述层间介电层和所述伪栅极结构上形成界面层，形成所述界面层的材料不同于形成所述层间介电层的材料；在所述界面层中形成多个开口以露出所述伪栅电极的顶部；以及用两个栅电极替换所述伪栅电极。

优选地，形成所述伪栅极结构的操作包括：形成包括位于所述伪栅电极下方的栅极介电层的所述伪栅极结构中的每一个伪栅极结构。

优选地，在形成所述伪栅极结构的操作和形成所述掺杂区域的操作期间，还包括：形成分别外围地环绕所述伪栅极结构的两个间隔件。

优选地，在形成所述间隔件的操作和形成所述层间介电层的操作之间，还包括：形成蚀刻停止层以覆盖所述衬底、所述至少一个隔离结构、所述掺杂区域、所述间隔件和所述伪栅极结构。

优选地，形成所述层间介电层的操作包括：在所述蚀刻停止层上方形成层间介电材料层以覆盖所述衬底和所述伪栅极结构；以及对所述层间介电材料层执行平面化步骤以去除所述层间介电材料层的一部分和所述蚀刻停止层的一部分，从而形成所述层间介电层并且露出所述伪栅电极的顶部。

优选地，使用沉积工艺、注入工艺、等离子体处理工艺或氧化工艺来执行形成所述界面层的操作。

优选地，所述沉积工艺是选择性原子层沉积工艺。

优选地，将氮气用作工作气体来执行所述等离子体处理工艺。

优选地，将过氧化氢(H₂O₂)、酒石酸(C₄H₆O₆)或柠檬酸(C₆H₈O₇)用作氧化剂来执行所述氧化工艺。

优选地，用所述栅电极替代所述伪栅电极的操作包括：去除所述伪栅电极以在所述层间介电层中形成两个凹部；形成栅极材料层以填充所述凹部并且覆盖所述界面层；以及对所述栅极材料层执行化学机械抛光工艺以去除所述栅极材料层的一部分，从而形成所述栅电极并露出所述界面层。

优选地，在用所述栅电极替代所述伪栅电极的操作之后，还包括：去除所述界面层；在所述层间介电层上形成材料层，其中，所述材料层具有与所述栅电极的顶部位于相同平面的顶面，并且所述材料层的最厚部分的厚度与所述栅电极之间的间距的比率在1/30至1/80的范围内。

优选地，所述材料层的最厚部分的厚度与所述层间介电层的最厚部分的厚度的比率大于0且小于1/30。

优选地，所述界面层由二氧化硅、氮化硅或氮氧化硅形成。

根据本发明的又一方面，提供了一种用于制造半导体器件的方法，所述方法包括：提供衬底，所述衬底具有通过设置在所述衬底中的至少一个隔离结构而分离的至少两个器件区域；分别在所述器件区域上形成两个伪栅极结构，所述伪栅极结构中的每一个均包括伪栅电极；在所述衬底上形成两个间隔件以分别外围地环绕所述伪栅极结构；在所述衬底中形成多个掺杂区域，所述器件区域中的每一个均包括设置在所述伪栅电极中的每一个伪栅电极的两个相对侧的两个掺杂区域；形成蚀刻停止层以覆盖所述衬底、所述掺杂区域、所述间隔件和所述伪栅极结构；形成层间介电材料层以覆盖所述蚀刻停止层；对所述层间介电材料层执行平面化步骤以去除所述层间介电材料层的一部分和所述蚀刻停止层的一部分，从而形成层间介电层并且露出所述伪栅电极的顶部；在所述层间介电层和所述伪栅电极的顶部上形成界面层，形成所述界面层的材料不同于形成所述层间介电层的材料；在所述界面层中形成多个开口以分别露出所述伪栅电极的顶部；去除所述伪栅电极以在所述层间介电层中形成两个腔；形成栅极材料层以填充所述腔并覆盖所述界面层；对所述栅极材料层执行化学机械抛光工艺以去除所述栅极材料层的一部分，从而在所述腔中形成两个栅电极并露出所述界面层；以及去除所述界面层。

附图说明

当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据各个实施例的半导体器件的示意性截面图。

图2A至图2K是示出根据各个实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。

图3是根据各个实施例的用于制造半导体器件的方法的流程图。

具体实施方式

以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。

在用于制造半导体器件的典型方法中，在层间介电层被形成为覆盖伪栅极结构并填充伪栅极结构之间的空间之后，执行化学机械抛光(CMP)工艺以去除层间介电层的过量部分，从而露出伪栅极结构的伪栅电极的顶部。接下来，通过使用蚀刻工艺去除伪栅电极以形成腔，并且栅电极被分别形成在腔中以用于替代伪栅电极。然而，蚀刻工艺会损伤层间介电层。此外，在执行化学机械抛光工艺和蚀刻工艺之后，工艺副产品或污染物保留在层间介电层上，并且工艺副产品或污染物在后续湿式清洁操作中流入腔中，由此污染腔和栅电极。从而，降低了工艺的产率，并且降低了半导体器件的可靠性。

本公开的实施例的目的在于提供一种半导体器件以及用于制造该半导体器件的方法，其中，在用栅电极代替伪栅电极的操作之前，界面层被形成为覆盖伪栅电极和层间介电层。界面层比层间介电层更难去除，并且界面层具有相对于栅电极的CMP选择性，使得界面层可以在替代伪栅电极的操作期间保护层间介电层，并且可以防止在注入操作、CMP操作和/或蚀刻操作中生成的污染物污染栅电极。此外，由于界面层具有相对于栅电极的CMP选择性，所以可以实现对栅极结构的高度的更好控制。

图1是根据各个实施例的半导体器件的截面图。在一些实施例中，半导体器件100是MOSFET。如图1所示，半导体器件100包括衬底102、至少两个栅极结构、层间介电层108和材料层110。例如，半导体器件100包括两个栅极结构104和106。衬底102是半导体衬底，并且可以由单晶半导体材料或化合物半导体材料组成。例如，衬底102是硅衬底。在一些实例中，锗或玻璃也可以用作衬底102的材料。

在一些实例中，至少一个隔离结构112被设置在衬底102中以在衬底102中限定至少两个器件区域，诸如两个器件区域114和116。例如，隔离结构112可以是浅沟槽隔离(STI)结构。隔离结构112可以由氧化硅形成。再次参照图1，半导体器件100还包括设置在衬底102中的两个掺杂区域118和两个掺杂区域120。掺杂区域118设置在器件区域114中，并且掺杂区域120设置在器件区域116中。掺杂区域118和120通过将掺杂物注入到衬底102中来形成。掺杂区域118和120的掺杂物的导电类型彼此不同。例如，掺杂区域118的导电类型可以是p型或n型，而掺杂区域120的导电类型可以为另一种导电类型。当掺杂区域118或120是n型时，磷(P)可以被用作掺杂物。当掺杂区域118或120是p型时，锗(Ge)可用作掺杂物。

栅极结构104和106分别设置在衬底102上的器件区域114和116中。在器件区域114中，掺杂区域118分别设置在栅极结构104的两个相对侧。一个掺杂区域118可以是源极区域，以及另一个掺杂区域118可以是漏极区域。在器件区域116中，掺杂区域120被分别设置在栅极结构106的两个相对侧。一个掺杂区域120可以是源极区域，并且另一个掺杂区域120可以是漏极区域。在一些实例中，栅极结构104包括栅极介电层104a和栅电极104b，其中栅极介电层104a设置在衬底102上，并且栅电极104b设置在栅极介电层104a上。栅极结构106包括栅极介电层106a和栅电极106b，其中栅极介电层106a设置在衬底上，并且栅电极106b设置在栅极介电层106a上。在一些示例性实例中，栅极介电层104a和106a由氧化硅形成，并且栅电极104b和106b由金属形成。

在一些实例中，如图1所示，半导体器件100还包括两个间隔件122和124。间隔件122外围地环绕栅极结构104，并且间隔件124外围地环绕栅极结构106。间隔件122和124由介电材料形成。

在一些实例中，如图1所示，根据工艺要求，半导体器件100可进一步包括蚀刻停止层(ESL)126。蚀刻停止层126覆盖衬底102、隔离结构112、掺杂区域118和120以及间隔件122和124。蚀刻停止层126可以是接触蚀刻停止层(CESL)以用于制造接触件。

层间介电层108设置在蚀刻停止层126上以覆盖衬底102以及栅极结构104和106。如图1所示，层间介电层108外围地环绕间隔件122和124，使得层间介电层108外围地环绕栅极结构104和106。形成层间介电层108的材料不同于形成蚀刻停止层126的材料。在一些示例性实例中，层间介电层108由可流动氧化物形成。例如，层间介电层108可以由二氧化硅形成。层间介电层108的顶部128具有至少一个凹部130，该凹部可以在形成层间介电层108的操作和/或去除覆盖层间介电层108的界面层的操作期间形成。

再次参照图1，材料层110填充凹部130。形成层间介电层108的材料不同于形成材料层110的材料。例如，材料层110可以由介电材料或金属形成。在一些实例中，材料层110具有顶面132，其位于与栅极结构104和106的顶面134a和134b相同的平面。在一些示例性实例中，材料层110的最厚部分的厚度136与栅极结构104和106之间的间距138的比率在大约1/30至大约1/80的范围内。例如，材料层110的最厚部分的厚度136与层间介电层108的最厚部分的厚度140的比率可以大于0且小于约1/30。

图2A至图2K是示出根据各个实例的制造半导体器件的方法的中间阶段的示意性截面图。如图2A所示，提供衬底200。衬底200是半导体衬底，并且可以由单晶半导体材料或化合物半导体材料组成。在一些实例中，硅、锗或玻璃可用作衬底200的材料。

再次参照图2A，至少一个隔离结构202形成在衬底200中以在衬底200中限定至少两个器件区域204和206，其中器件区域204和206通过隔离结构202分离。在一些实例中，隔离结构202是浅沟槽隔离结构。例如，形成隔离结构202的操作可以包括：通过光刻技术和蚀刻技术在衬底200中形成沟槽208，通过使用等离子增强汽相沉积(PECVD)技术来沉积隔离材料以填充沟槽206，以及通过使用CMP技术来去除隔离材料层的过量部分。

如图2B所示，两个伪栅极结构210和212分别形成在衬底200上的器件区域204和206中。伪栅极结构210包括伪栅电极210b，并且伪栅极结构212包括伪栅电极212b。在一些实例中，伪栅极结构210还包括栅极介电层210a，并且伪栅极结构212还包括栅极介电层212a。在伪栅极结构210中，栅极介电层210a设置在衬底200上，并且伪栅电极210b设置在栅极介电层210a上。在伪栅极结构212中，栅极介电层212a设置在衬底200上，并且伪栅电极212b设置在栅极介电层212a上。在一些示例性实例中，栅极介电层210a和212b由氧化硅形成，并且伪栅电极210b和212b由多晶硅形成。

在一些示例性实例中，如图2B所示，在执行形成伪栅极结构210和212的操作之后，两个间隔件214和216分别形成在伪栅极结构210和212的侧壁上。间隔件214和216被形成为外围地分别环绕伪栅极结构210和212。在一些示例性实例中，在形成间隔件214和216的操作中，间隔件材料层首先形成为覆盖衬底200、隔离结构202以及伪栅极结构210和212。然后，对间隔件材料层执行蚀刻工艺以去除间隔件材料层的一部分，从而露出衬底200的一部分，从而在伪栅极结构210和212的侧壁上分别形成间隔件214和216。

如图2C所示，各个掺杂区域218a、218b、220a和220b形成在衬底202中。掺杂区域218a、218b、220a和220b通过将掺杂物注入到衬底200中来形成。掺杂区域218a和218b分别形成在伪栅极结构210的两个相对侧处，其中掺杂区域218a可以是源极区域，并且掺杂区域218b可以是漏极区域。掺杂区域220a和220b分别形成在伪栅极结构212的两个相对侧，其中掺杂区域220a可以是源极区域，并且掺杂区域220b可以是漏极区域。掺杂区域218a和218b的导电类型可以不同于掺杂区域220a和220b的导电类型。在一些实例中，掺杂区域218a和218b的导电类型是p型或n型，而掺杂区域220a和220b的导电类型可以是另一种导电类型。例如，当掺杂区域218a和218b或者掺杂区域220a和220b是n型时，磷可用作掺杂物。当掺杂区域218a和218b或者掺杂区域220a和220b是p型时，锗可用作掺杂物。

根据工艺要求，如图2D所示，在完成形成掺杂区域218a、218b、220a和220b的操作之后，可以形成蚀刻停止层222以共形地覆盖衬底200、隔离结构202、掺杂区域218a、218b、220a和220b、间隔件214和216以及伪栅极结构210和212。蚀刻停止层222可以是用于制造接触件的接触蚀刻停止层。蚀刻停止层222可以通过诸如化学汽相沉积技术的沉积技术形成。

如图2E所示，层间介电材料层224形成在蚀刻停止层222上以覆盖衬底200以及伪栅极结构210和212。形成层间介电材料层224的材料不同于形成蚀刻停止层222的材料。在一些示例性实例中，层间介电材料层224通过使用可流动氧化物形成。例如，层间介电材料层224可以由二氧化硅形成。

如图2F所示，对层间介电材料层224执行平面化步骤以分别去除层间介电层224和蚀刻停止层222中上覆伪栅电极210b的顶部228和伪栅电极212b的顶部230的部分，从而形成层间介电层226并且露出伪栅电极210b和212b的顶部228和230。层间介电层226外围地环绕间隔件214和216，使得层间介电层226外围地环绕伪栅极结构210和212。在一些实例中，通过使用CMP技术来执行平面化步骤。在一些示例性实例中，层间介电层226的顶部232在执行平面化步骤之后具有至少一个凹部234。

如图2G所示，界面层236形成在层间介电层226以及伪栅极结构210和212上。形成界面层236的材料不同于形成层间介电层226的材料。在一些实例中，界面层236由二氧化硅、氮化硅或氮氧化硅形成。界面层236比层间介电层226更难以去除。例如，形成界面层236的操作可以使用沉积工艺、注入工艺、等离子体处理工艺或氧化工艺来执行。在使用沉积工艺形成界面层236的实例中，选择性原子层沉积(ALD)工艺可用于形成界面层236。在使用注入工艺形成界面层236的实例中，注入工艺可以以高剂量浓度和浅深度来执行。在界面层236使用等离子体处理工艺形成的实例中，等离子体处理工艺可以将氮气(N₂)用作工作气体来执行。在使用氧化工艺形成界面层236的实例中，可以将过氧化氢(H₂O₂)、酒石酸(C₄H₆O₆)或柠檬酸(C₆H₈O₇)用作氧化剂来执行氧化工艺。

如图2H所示，在界面层236中形成开口238和240，以露出伪栅电极210b的顶部228和伪栅电极212b的顶部230。在一些实例中，通过使用光刻技术和蚀刻技术(诸如干蚀刻技术)来执行形成开口238和240的操作。

如图2J所示，在完成形成开口238和240的操作之后，用两个栅电极246和248替代伪栅电极210b和212b以完成栅极结构250和252的制造。栅极结构250包括栅极介电层210a和位于栅极介电层210a上的栅电极246，并且栅极结构252包括栅极介电层212a和位于栅极介电层212a上的栅电极248。在一些实例中，用栅电极246和248替代伪栅电极210b和212b的操作包括：例如使用蚀刻技术，分别通过开口238和240去除伪栅电极210b和212b。去除伪栅电极210b和212b的操作可以使用干蚀刻技术和/或湿蚀刻技术来执行。如图2I所示，在去除伪栅电极210b和212b之后，在层间介电层226中形成腔242和244，其中腔242和244分别露出栅极介电层210a和212a。

在去除伪栅电极210b和212b之后，栅极材料层(未示出)形成为填充腔242和244并覆盖界面层236。栅极材料层可以具有相对于界面层236的CMP选择性。栅极材料层可以由金属形成，诸如钨(W)。接下来，对栅极材料层执行CMP工艺以去除栅极材料层中上覆界面层236的部分，从而在腔242和244中形成栅电极246和248并露出界面层236。

界面层236比层间介电层226更难去除，并且界面层236具有相对于栅电极246和248的CMP选择性，使得在去除伪栅电极210b和212b的操作和CMP工艺期间层间介电层226被界面层236所保护，从而防止在注入操作、CMP工艺和/或蚀刻操作中生成的污染物污染栅电极246和248。此外，界面层236具有相对于栅电极246和248的CMP选择性，因此可以实现对栅极结构250和252的高度的更好控制。

在一些实例中，在完成替代伪栅电极210b和212b的操作之后，去除界面层236以露出层间介电层226的顶部232。例如，界面层236可以通过使用蚀刻技术来去除。然后，如图2K所示，材料层258形成在层间介电层226的顶部232上并且填充凹部234以完成半导体器件260的制造。形成材料层258的操作可以包括沉积材料层258和平面化材料层258。因此，材料层258的顶面262是平坦表面。在一些示例性实例中，材料层258的顶面262与栅电极246的顶部254和栅电极248的顶部256位于相同的平面。

再次参照图2I至图2K，在替换伪栅电极210b的操作期间，通过界面层236保护层间介电层226，使得层间介电层226的顶部232上的凹部234的深度不增加。因此，材料层258的最厚部分的厚度266与栅电极246和248之间的间距264的比率可以在大约1/30至大约1/80的范围内。例如，材料层258的最厚部分的厚度266与层间介电层226的最厚部分的厚度268的比率可以大于0且小于约1/30。

参照图3以及图2A至图2K，图3是根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于操作300，提供衬底200。在提供衬底200的操作中，如图2A所示，至少一个隔离结构202形成在衬底200中以在衬底200中限定至少两个器件区域204和206。器件区域204和206通过隔离结构202分离。隔离结构202可以是浅沟槽隔离结构。例如，形成隔离结构202的操作可以包括：通过使用光刻技术和蚀刻技术在衬底200中形成沟槽208，通过使用PECVD技术来沉积隔离材料层以填充沟槽206，以及通过使用CMP技术来去除隔离材料层的过量部分以形成隔离结构202。

在操作302中，如图2B所示，两个伪栅极结构210和212分别形成在衬底200上的器件区域204和206中。伪栅极结构210包括伪栅电极210b，并且伪栅极结构212包括伪栅电极212b。在一些实例中，伪栅极结构210还包括设置在衬底200上且位于伪栅电极210b下方的栅极介电层210a，并且伪栅极结构212还包括设置在衬底200上且位于伪栅电极212b下方的栅极介电层212a。栅极介电层210a和212a可以由氧化硅形成，并且伪栅电极210b和212b可以由多晶硅形成。

在一些示例性实例中，如图2B所示，在形成伪栅极结构210和212之后，两个间隔件214和216分别形成在伪栅极结构210和212的侧壁上。间隔件214和216被形成为分别外围地环绕伪栅极结构210和212。在一些示例性实例中，在形成间隔件214和216的操作中，间隔件材料层首先形成为覆盖衬底200、隔离结构202以及伪栅极结构210和212。然后，对间隔件材料层执行蚀刻工艺以去除间隔件材料层的一部分，从而露出衬底200的一部分，形成间隔件214和216。

在操作304中，如图2C所示，通过将掺杂物注入到衬底200中，在衬底200中形成各个掺杂区域218a、218b、220a和220b。掺杂区域218a和218b分别形成在伪栅极结构210的两个相对侧，其中掺杂区域218a可以是源极区域，以及掺杂区域218b可以是漏极区域。掺杂区域220a和220b分别形成在伪栅极结构212的两个相对侧，其中掺杂区域220a可以是源极区域，以及掺杂区域220b可以是漏极区域。掺杂区域218a和218b的导电类型可以不同于掺杂区域220a和220b的导电类型。例如，当掺杂区域218a和218b或者掺杂区域220a和220b是n型时，磷可被用作掺杂物。当掺杂区域218a和218b或者掺杂区域220a和220b是p型时，锗可以被用作掺杂物。

在一些实例中，如图2D所示，根据工艺要求，蚀刻停止层222可以被形成为共形地覆盖衬底200、隔离结构202、掺杂区域218a、218b、220a和220b、间隔件214和216以及伪栅极结构210和212。蚀刻停止层222可以是用于制造接触件的接触蚀刻停止层。蚀刻停止层222可以通过诸如化学汽相沉积技术的沉积技术形成。

在操作306中，如图2E所示，层间介电材料层224形成在蚀刻停止层222上以覆盖衬底200以及伪栅极结构210和212。形成层间介电材料层224的材料不同于形成蚀刻停止层222的材料。如图2F所示，对层间介电材料层224执行平面化步骤以分别去除层间介电层224和蚀刻停止层222中上覆伪栅电极210b的顶部228和伪栅电极212b的顶部230的部分，从而形成层间介电层226并露出伪栅电极210b和212b的顶部228和230。层间介电层226外围地环绕伪栅极结构210和212。在一些实例中，通过使用CMP技术执行平面化步骤。在一些示例性实例中，层间介电层226的顶部232具有至少一个凹部234。

在操作308中，如图2G所示，界面层236形成在层间介电层226以及伪栅极结构210和212上。形成界面层236的材料不同于形成层间介电层226的材料。界面层236比层间介电层226更难以去除。例如，形成界面层236的操作可以使用沉积工艺、注入工艺、等离子体处理工艺或氧化工艺来执行。在使用沉积工艺形成界面层236的实例中，选择性ALD工艺可用于形成界面层236。在使用注入工艺形成界面层236的实例中，注入工艺可以以高剂量浓度和浅深度来执行。在界面层236使用等离子体处理工艺形成的实例中，等离子体处理工艺可以将N₂用作工作气体来执行。在界面层236使用氧化工艺形成的实例中，可以将过氧化氢(H₂O₂)、酒石酸(C₄H₆O₆)或柠檬酸(C₆H₈O₇)用作氧化剂来执行氧化工艺。

在操作310中，如图2H所示，通过使用光刻技术和蚀刻技术(诸如干蚀刻技术)，在界面层236中形成开口238和240，以露出伪栅电极210b的顶部228和伪栅电极212b的顶部230。

在操作312中，如图2J所示，用两个栅电极246和248替代伪栅电极210b和212b以完成栅极结构250和252的制造。栅极结构250包括栅极介电层210a和位于栅极介电层210a上的栅电极246，并且栅极结构252包括栅极介电层212a和位于栅极介电层212a上的栅电极248。在一些实例中，在替代伪栅电极210b和212b的操作中，例如使用干蚀刻技术和/或湿蚀刻技术，分别通过开口238和240去除伪栅电极210b和212b。如图2I所示，在去除伪栅电极210b和212b之后，在层间介电层226中形成腔242和244，以分别露出栅极介电层210a和212a。

在去除伪栅电极210b和212b之后，栅极材料层(未示出)形成为填充腔242和244并覆盖界面层236。栅极材料层可以具有相对于界面层236的CMP选择性。栅极材料层可以由金属形成，诸如钨(W)。接下来，对栅极材料层执行CMP工艺以去除栅极材料层中上覆界面层236的部分，从而在腔242和244中形成栅电极246和248并露出界面层236。

在一些实例中，在形成栅电极246和248的操作之后，例如使用蚀刻技术去除界面层236以露出层间介电层226的顶部232。然后，如图2K所示，材料层258形成在层间介电层226的顶部232上并填充凹部234以完成半导体器件260的制造。在形成材料层258的操作中，材料层258可以被沉积并平面化。因此，材料层258的顶面262是平坦表面。在一些示例性实例中，材料层258的顶面262与栅电极246的顶部254和栅电极248的顶部256位于相同的平面。

根据一个实施例，本公开提供了一种半导体器件。该半导体器件包括衬底、两个栅极结构、层间介电层和材料层。衬底具有通过设置在衬底中的至少一个隔离结构分离的至少两个器件区域，并且每个器件区域均包括设置在衬底中的两个掺杂区域。栅极结构分别设置在器件区域上。在每个器件区域中，掺杂区域分别设置在栅极结构的两个相对侧。层间介电层设置在衬底上方并外围地环绕栅极结构。层间介电层的顶部具有至少一个凹部。材料层填充至少一个凹部。材料层具有与栅极结构的顶面位于相同平面的顶面，并且材料层的最厚部分的厚度与栅极结构的间距的比率在大约1/30至大约1/80的范围内。

根据另一实施例，本公开提供了用于制造半导体器件的方法。在该方法中，提供衬底，其中沉积被设置为具有至少两个器件区域，它们通过设置在衬底中的至少一个隔离结构分离。两个伪栅极结构分别形成在器件区域上，其中每个伪栅电极结构均包括伪栅电极。各个掺杂区域形成在衬底中。每个器件区域均包括设置在每个伪栅极结构的两个相对侧的两个掺杂区域。层间介电层形成在衬底上以外围地环绕伪栅极结构。界面层形成在层间介电层和伪栅电极结构上。形成界面层的材料不同于形成层间介电层的材料。在界面层中形成开口以分别露出伪栅电极的顶部。用两个栅电极替代伪栅电极。

根据又一实施例，本公开提供了一种用于制造半导体器件的方法。在该方法中，提供衬底。衬底被设置为具有至少两个器件区域，它们通过设置在衬底中的至少一个隔离结构分离。两个伪栅极结构分别形成在器件区域上，其中每个伪栅极结构均包括伪栅电极。两个间隔件形成在衬底上以分别外围地环绕伪栅极结构。各个掺杂区域形成在衬底中。每个器件区域均包括设置在每个伪栅极结构的两个相对侧的两个掺杂区域。蚀刻停止层形成为覆盖衬底、掺杂区域、间隔件和伪栅极结构。层间介电材料层形成为覆盖蚀刻停止层。对层间介电材料层执行平面化步骤以去除层间介电材料层的一部分以及蚀刻停止层的一部分，从而形成层间介电层并露出伪栅电极的顶部。界面层形成在层间介电层和伪栅电极的顶部上。形成界面层的材料不同于形成层间介电层的材料。开口形成在界面层中以露出伪栅电极的顶部。去除伪栅电极以在层间介电层中形成两个腔。栅极材料层被形成为填充腔并覆盖界面层。对栅极材料层执行化学机械抛光工艺以去除栅极材料层的一部分，从而在腔中形成两个栅电极并露出界面层。去除界面层。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。