半导体结构的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构性能改善。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部，所述衬底表面具有隔离层，且所述隔离层覆盖所述鳍部的部分侧壁表面；形成横跨所述鳍部的栅极结构，所述栅极结构位于所述鳍部的部分侧壁和顶部表面；在所述栅极结构至少一侧的鳍部内形成第一凹槽；在所述第一凹槽内、以及所述栅极结构至少一侧的鳍部侧壁表面形成轻掺杂外延层，所述轻掺杂外延层内具有掺杂离子；在所述栅极结构 两侧的轻掺杂外延层和鳍部内形成源区和漏区。

可选的，所述轻掺杂外延层的材料为单晶硅；所述轻掺杂外延层的形成工艺为选择性外延沉积工艺。

可选的，所述掺杂离子通过原位掺杂工艺在掺杂入所述轻掺杂外延层内。

可选的，所述掺杂离子为P型离子或N型离子。

可选的，位于第一凹槽内的轻掺杂位于层厚度大于位于鳍部侧壁的轻掺杂外延层厚度。

可选的，所述轻掺杂外延层表面凸出于或齐平于所述鳍部表面。

可选的，所述衬底包括第一区域和第二区域，且所述第一区域和第二区域的衬底表面均具有鳍部。

可选的，在所述第一区域内，所述轻掺杂外延层内的掺杂离子为P型离子；在所述第二区域内，所述轻掺杂外延层内的掺杂离子为N型离子。

可选的，在所述第一区域和第二区域形成轻掺杂外延层的步骤包括：在所述第一区域的栅极结构至少一侧的鳍部内形成第一凹槽；在第一区域的第一凹槽内形成轻掺杂外延层；在第一区域形成轻掺杂外延层之后，在所述第二区域的栅极结构至少一侧的鳍部内形成第一凹槽；在第二区域的第一凹槽内形成轻掺杂外延层。

可选的，所述源区和漏区的形成步骤包括：在所述栅极结构两侧的轻掺杂外延层和鳍部内形成第二凹槽；在所述第二凹槽内形成应力层；在所述应力层内掺杂离子。

可选的，所述第二凹槽的深度大于所述第一凹槽的深度。

可选的，所述应力层的形成工艺为选择性外延沉积工艺；在所述应力层内掺杂离子的工艺为原位掺杂工艺。

可选的，在所述第一区域内，所述应力层的材料为硅锗，所述应力层内的掺杂离子为P型离子；在所述第二区域内，所述应力层的材料为碳化硅，所述应力层内的掺杂离子为N型离子。

可选的，所述源区和漏区的形成步骤还包括：在所述隔离层、鳍部和栅极结构表面形成复合覆盖层；刻蚀第一区域的复合覆盖层，直至暴露出第一区域栅极结构两侧的轻掺杂外延层和鳍部表面；以所述复合覆盖层为掩膜，在第一区域的栅极结构两侧的轻掺杂外延层和鳍部形成第二凹槽；在所述第一区域的第二凹槽内形成应力层；在第一区域形成应力层之后，刻蚀第二区域的复合覆盖层，直至暴露出第二区域栅极结构两侧的轻掺杂外延层和鳍部表面；以所述复合覆盖层为掩膜，在第二区域的栅极结构两侧的轻掺杂外延层和鳍部形成第二凹槽；在所述第二区域的第二凹槽内形成应力层。

可选的，所述复合覆盖层包括氧化硅层、以及位于氧化硅层表面的氮化硅层。

可选的，所述栅极结构包括：栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅介质层侧壁表面的偏移侧墙。

可选的，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅；所述偏移侧墙的材料为氧化硅、氮化硅或氮氧化硅。

可选的，还包括：在形成源区和漏区之前，进行退火工艺，用于激活所述轻掺杂外延层内的掺杂离子。

可选的，还包括：在形成所述轻掺杂外延层之后，形成源区和漏区之前，在所述栅极结构的侧壁表面形成侧墙。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，所述轻掺杂外延层作为鳍式场效应晶体管的轻掺杂区。由于在形成所述轻掺杂外延层之前，在所述栅极结构两侧的鳍部内形成第一凹槽，而所述轻掺杂外延层形成于所述第一凹槽内、以及所述栅极结构两侧的鳍部侧壁表面，且所形成的轻掺杂外延层内已具有掺杂离子，从而避免了因离子注入工艺形成轻掺杂区而导致轻掺杂区非晶化的问题。所述轻掺杂外延层能够通过外延工艺形成，且所述掺杂离子能够在外延工艺中掺杂入所述轻掺杂外延层内，从而能够保证所形成的轻掺杂外延层具有整齐的晶格结构。由此能够防止所述轻掺杂外延层与鳍部之间发生晶格失配，避免轻掺杂外延层与鳍部之间产生漏电流，提高所形成的半导体结构的性能。

进一步，所述轻掺杂外延层的材料为单晶硅，且所述轻掺杂外延层的形成工艺为选择性外延沉积工艺，因此，所形成的轻掺杂外延层具有整齐的晶格结构，而且所述轻掺杂外延层与鳍部之间不易发生晶格位错，避免轻掺杂外延层与鳍部之间产生漏电流。

进一步，所述掺杂离子通过原位掺杂工艺在掺杂入所述轻掺杂外延层内。所述原位掺杂工艺不会破坏所述轻掺杂外延层的晶格结构，因此，掺杂有所述掺杂离子的轻掺杂外延层晶格结构整齐，有利于防止轻掺杂外延层与鳍部之间产生漏电流。

进一步，位于第一凹槽内的轻掺杂位于层厚度大于位于鳍部侧壁的轻掺杂外延层厚度；而且，所述轻掺杂外延层表面凸出于或齐平于所述鳍部表面。位于所述第一凹槽内和鳍部顶部的轻掺杂外延层体积较大，有利于减小所述轻掺杂外延层的电阻，提高所形成的半导体结构的性能。

进一步，在形成源区和漏区之前，在所述隔离层、鳍部和栅极结构表面形成复合覆盖层，以所述复合覆盖层作为在第一区域和第二区域形成应力层的掩膜；所述复合覆盖层包括氧化硅层、以及位于氧化硅层表面的氮化硅层。所述复合覆盖层分别作为第一区域和第二区域形成应力层的掩膜，减少了形成掩膜层的次数，从而减少工艺步骤。而且，所述复合覆盖层能够抑制所述轻掺杂外延层内的掺杂离子在后续工艺中发生扩散，保证了所形成的半导体结构的性能稳定。

附图说明

图1是本发明实施例的一种在鳍部内形成轻掺杂区的剖面结构示意图；

图2至图14是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺，而所形成的鳍式场效应晶体管性能不佳。

经过研究发现，随着鳍部宽度尺寸的缩小，在鳍部内进行的轻掺杂注入 工艺容易引起鳍部的非晶化，而非晶化的鳍部将影响后续形成的源漏区性能。

请参考图1，图1是本发明实施例的一种在鳍部内形成轻掺杂区的剖面结构示意图，包括：衬底100，所述衬底100表面具有鳍部101，所述衬底100表面具有隔离层102，且所述隔离层102覆盖所述鳍部101的部分侧壁表面；横跨所述鳍部101的栅极结构103，所述栅极结构103位于所述鳍部101的部分侧壁和顶部表面；位于所述栅极结构103两侧的鳍部101内的轻掺杂区104。

所述轻掺杂区104通过离子注入工艺形成，在通过退火激活所述轻掺杂区104之后，轻掺杂区104会向栅极结构103底部的方向延伸。随着半导体器件尺寸的缩小，要求是轻掺杂区104的电阻也相应减小，因此需要提高离子注入工艺的剂量以提高轻掺杂区104内的掺杂浓度，以此减小轻掺杂区104的电阻。

然而，提高离子注入工艺的剂量容易造成所形成的轻掺杂区104非晶化，而且，由于半导体器件尺寸缩小，所述鳍部101的宽度尺寸减小，而鳍部101的宽度尺寸缩小会限制轻掺杂区104进行再结晶。具体的，即使在后续需要以退火激活轻掺杂区104，而所述非晶化的轻掺杂区104的晶格会进行再生长，由于所述鳍部101尺寸过小，会限制晶格重新生长为完整的晶胞。因此，经过退火之后，所述轻掺杂区104容易成为多晶态或孪晶态。而所述多晶态或孪晶态的轻掺杂区104会妨碍后续制程的进行，容易使后续形成的源漏区应力层与轻掺杂区104之间产生晶格位错，而且后续形成于源漏区应力层表面的硅化物层与轻掺杂区104之间也接触不良，导致轻掺杂区104与源漏区应力层之间、或者与硅化物层之间容易产漏电流，导致鳍式场效应晶体管的性能变差。

为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部，所述衬底表面具有隔离层，且所述隔离层覆盖所述鳍部的部分侧壁表面；形成横跨所述鳍部的栅极结构，所述栅极结构位于所述鳍部的部分侧壁和顶部表面；在所述栅极结构至少一侧的鳍部内形成第一凹槽；在所述第一凹槽内、以及所述栅极结构至少一侧的鳍部侧壁表面形成轻掺杂外延层，所述轻掺杂外延层内具有掺杂离子；在所述栅极结构两侧的轻掺杂外延层和鳍部内形成源区和漏区。

其中，所述轻掺杂外延层作为鳍式场效应晶体管的轻掺杂区。由于在形成所述轻掺杂外延层之前，在所述栅极结构两侧的鳍部内形成第一凹槽，而所述轻掺杂外延层形成于所述第一凹槽内、以及所述栅极结构两侧的鳍部侧壁表面，且所形成的轻掺杂外延层内已具有掺杂离子，从而避免了因离子注入工艺形成轻掺杂区而导致轻掺杂区非晶化的问题。所述轻掺杂外延层能够通过外延工艺形成，且所述掺杂离子能够在外延工艺中掺杂入所述轻掺杂外延层内，从而能够保证所形成的轻掺杂外延层具有整齐的晶格结构。由此能够防止所述轻掺杂外延层与鳍部之间发生晶格失配，避免轻掺杂外延层与鳍部之间产生漏电流，提高所形成的半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图14是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图2，提供衬底200，所述衬底200表面具有鳍部201，所述衬底200表面具有隔离层202，且所述隔离层202覆盖所述鳍部201的部分侧壁表面。

在本实施例中，所述鳍部201用于形成鳍式场效应晶体管。在其它实施例中，所述鳍部201能够用于形成存储器的存储单元。

在本实施例中，所述衬底200包括第一区域210和第二区域220，且所述第一区域210和第二区域220的衬底200表面均具有鳍部201。所述第一区域210用于形成PMOS晶体管；所述第二区域220用于形成NMOS晶体管。

在本实施例中，所述衬底200和鳍部201的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部201，位于鳍部201和沟槽底部的半导体基底形成衬底200。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底；在本实施例中，所述半导体基底为单晶硅衬底，且所述单晶硅衬底的表面晶向为<100>或<110>。

在另一实施例中，所述鳍部201的形成步骤包括：采用选择性外延工艺 在衬底200表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽之间的鳍部层形成鳍部201。所述衬底200为单晶硅衬底、单晶锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为单晶硅、单晶锗、碳化硅(SiC)或硅锗(SiGe)。

所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅。

所述隔离层202的形成步骤包括：在所述衬底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部201的侧壁表面，形成隔离层202。

所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。

请参考图3和图4，图4是图3沿AA’方向的剖面结构示意图，图3是图4沿BB’方向的剖面结构示意图，形成横跨所述鳍部201的栅极结构203，所述栅极结构203位于所述鳍部201的部分侧壁和顶部表面。

在本实施例中，所述栅极结构203为伪栅极结构，所述栅极结构203用于为后续形成的高k金属栅结构占据空间和位置。在其它实施例中，所述栅极结构203能够直接用于形成晶体管。

在本实施例中，所述栅极结构203包括栅极层(未标示)；所述栅极层的材料为多晶硅。后续在衬底200表面形成暴露出栅极层的介质层之后，通过去除所述栅极层，能够在介质层内形成开口，所述开口用于形成高k栅介质层以及位于高k栅介质层表面的金属栅。

在本实施例中，所述栅极层的顶部表面还具有掩膜层(未标示)，所述 掩膜层为形成所述栅极层的掩膜；且所述掩膜层还能够在后续形成轻掺杂外延层、源区和漏区的过中，用于保护所述栅极层；所述掩膜层的材料为氮化硅。

所述栅极结构203的形成步骤包括：在所述隔离层202表面和鳍部201的侧壁和底部表面沉积栅极膜；对所述栅极膜进行平坦化；在所述平坦化工艺之后，在所述栅极膜表面形成掩膜材料膜；在所述栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成栅极层的部分栅极膜表面；以所述掩膜层为掩膜，刻蚀所述栅极层，直至暴露出鳍部201的侧壁和顶部表面以及隔离层202表面，形成栅极层。

在本实施例中，所述栅极结构203还包括：位于栅极层和掩膜层侧壁表面的偏移侧墙(未标示)。所述偏移侧墙用于保护所述栅极层231的侧壁表面，并用于定义后续形成的轻掺杂外延层相对于栅极层的位置。所述偏移侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。

在本实施例中，所述栅极结构203还包括：位于所述栅极层和鳍部201表面之间的栅介质层(未标示)。所述栅介质层的材料为氧化硅。所述栅介质层用于在后续去除栅极层时，保护鳍部201的侧壁和顶部表面。在后续去除栅极层之后，能够去除或保留所述栅介质层。

后续分别在第一区域210和第二区域220的栅极结构203两侧的鳍部201内形成第一凹槽；在所述第一凹槽内、以及所述栅极结构203两侧的鳍部201侧壁表面形成轻掺杂外延层，所述轻掺杂外延层内具有掺杂离子。以下将结合附图进行说明。

请参考图5和图6，图6是图5沿AA’方向的剖面结构示意图，图5是图6沿BB’方向的剖面结构示意图，在所述第一区域210的栅极结构203至少一侧的鳍部201内形成第一凹槽204。

在本实施例中，所述第一区域210的第一凹槽204形成于栅极结构203两侧。在其它实施例中，所述第一区域210的第一凹槽204形成于栅极结构203的一侧，所述第一凹槽204内形成的轻掺杂外延层位于鳍式场效应晶体管的漏区一侧。

所述第一凹槽204用于形成轻掺杂外延层，所述轻掺杂外延层用于作为鳍式场效应晶体管的轻掺杂区。通过形成第一凹槽204之后再于第一凹槽204内形成轻掺杂外延层，能够避免因离子注入工艺致使轻掺杂区内产生晶格损伤。

在本实施例中，所述第一区域210的第一凹槽204形成步骤包括：在第二区域220的隔离层202、鳍部201和栅极结构203表面形成第一图形化层；以所述第一图形化层(未标示)为掩膜，刻蚀所述栅极结构203两侧的鳍部201，在所述鳍部201内形成第一凹槽204。

在本实施例中，所述第一图形化层为图形化的光刻胶层；所述第一图形化层的形成步骤包括：在所述隔离层202、鳍部201和栅极结构203表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影工艺，去除第一区域210的光刻胶膜，形成第一图形化层。

在本实施例中，在形成所述第一图形化层之前，还包括在所述鳍部201表面形成第一氧化层；所述第一图形化层形成于所述第一氧化层表面。

所述第一氧化层的材料为氧化硅；所述第一氧化层的形成工艺为热氧化工艺或原子层沉积工艺；在本实施例中，所述第一氧化层的形成工艺为热氧化工艺，所述第一氧化层仅形成于鳍部201的侧壁和顶部表面。所述第一氧化层能够在后续去除第一图形化层时，保护第二区域220的隔离层202、鳍部201和栅极结构203的表面；所述第一氧化层还能够在后续形成轻掺杂外延层时用于保护第二区域220的鳍部201。

在本实施例中，所述第一区域210的第一凹槽204的内壁呈“U”型，所述第一凹槽204的内壁向衬底200方向凹陷。在另一实施例中，所述第一区域210的第一凹槽204的内壁呈“V”型，即所述第一凹槽204的侧壁相对于鳍部201顶部表面倾斜，且所述第一凹槽204侧壁在第一凹槽204底部相交。在其它实施例中，所述第一区域210的第一凹槽204的侧壁垂直于鳍部201的顶部表面；或者，所述第一凹槽204的侧壁相对于鳍部201顶部表面倾斜，且所述第一凹槽204的顶部尺寸大于底部尺寸。

形成所述第一区域210的第一凹槽204的刻蚀工艺为干法刻蚀工艺或湿 法刻蚀工艺；所述干法刻蚀工艺为各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺；所述湿法刻蚀工艺为各向异性的湿法刻蚀工艺。在本实施例中，刻蚀形成第一凹槽204的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为5秒～30秒。

请参考图7，在第一区域210的第一凹槽204(如图5和6所示)内形成轻掺杂外延层205，所述轻掺杂外延层205内具有掺杂离子。

在本实施例中，所述第一区域210用于形成PMOS晶体管，在所述第一区域210内，所述轻掺杂外延层205内的掺杂离子为P型离子。

在本实施例中，在刻蚀形成所述第一凹槽204之后，形成轻掺杂外延层205之前，去除所述第一图形化层。在其它实施例中，还能够在形成所述轻掺杂外延层之后取出所述第一图形化层。

所述第一区域210轻掺杂外延层205的材料为单晶硅或硅锗；所述轻掺杂外延层205的形成工艺为选择性外延沉积工艺。在所述轻掺杂外延层205内掺杂P型离子的工艺为原位掺杂工艺；所述P型离子包括硼离子或铟离子，在本实施例中为硼离子。

在本实施例中，所述轻掺杂外延层205的材料为单晶硅，所述轻掺杂外延层205的形成工艺参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在本实施例中，形成于第一凹槽204内的轻掺杂外延层205厚度大于位于鳍部201侧壁表面的轻掺杂外延层205厚度，通过调节所述选择性外延沉积工艺的参数，能够对外延生长的方向进行选择，使位于第一凹槽204内的轻掺杂外延层205生长速率较快，而位于鳍部201侧壁的生长速率较慢。

在其它实施例中，后续在第一区域210的栅极结构203两侧鳍部201内形成应力层，且所述应力层材料为硅锗；所述轻掺杂外延层205的材料也能够为硅锗，且所述轻掺杂外延层205内锗的原子百分比浓度比应力层少。所述轻掺杂外延层205能够作为应力层到鳍部201的过渡。所述轻掺杂外延层205内锗的原子百分比浓度为0％～20％。

由于所述轻掺杂外延层205通过选择性外延沉积工艺形成于第一凹槽204内，且通过原位掺杂工艺在所述轻掺杂外延层205内掺杂所述掺杂离子，所形成的轻掺杂外延层205能够保持整齐的晶格结构。而且，所述轻掺杂外延层205以所述第一凹槽204内壁表面作为种子层进行生长，所形成的轻掺杂外延层205与鳍部201之间不易发生晶格位错，则所述轻掺杂外延层205与鳍部201内的沟道区之间不易产生漏电流，而且后续形成于源区和漏区表面的硅化物层与所述轻掺杂外延层205之间也不易产生漏电流。

在本实施例中，所述轻掺杂外延层205的表面突出于所述鳍部201的顶部以及侧壁表面，而且所述轻掺杂外延层205位于所述第一凹槽204内，位于所述鳍部201顶部的轻掺杂外延层205体积较大，则所形成的轻掺杂外延层205的电阻较小。而且，所述轻掺杂外延层205的表面积较大，则所述轻掺杂外延层205表面的接触电阻较小。因此，所形成的鳍式场效应晶体管的工作电流提高、性能提高。

请参考图8，在第一区域210形成轻掺杂外延层205之后，在所述第二区域220的栅极结构203两侧的鳍部201内形成第一凹槽204。

在本实施例中，所述第二区域220的第一凹槽204形成于栅极结构203两侧。在其它实施例中，所述第二区域220的第一凹槽204形成于栅极结构203的一侧

在本实施例中，在第二区域220形成第一凹槽204之前，去除第二区域220的第一氧化层。

在本实施例中，所述第二区域220的第一凹槽204形成步骤包括：在第一区域210的隔离层202、鳍部201和栅极结构203表面形成第二图形化层；以所述第二图形化层(未标示)为掩膜，刻蚀所述栅极结构203两侧的鳍部 201，在第二区域220的鳍部201内形成第一凹槽204。

在本实施例中，所述第二图形化层为图形化的光刻胶层，所述第二图形化层的形成工艺包括涂布工艺和曝光显影工艺。

在本实施例中，在形成所述第二图形化层之前，还包括在所述鳍部201表面形成第二氧化层；所述第二图形化层形成于所述第二氧化层表面。

所述第二氧化层的材料为氧化硅；所述第二氧化层的形成工艺为原子层沉积工艺。所述第二氧化层能够在后续去除第二图形化层时，保护第一区域210的隔离层202、鳍部201和栅极结构203的表面；所述第二氧化层还能够在后续在第二区域220形成轻掺杂外延层205时用于保护第一区域210的鳍部201。

在本实施例中，所述第二区域220的第一凹槽204的内壁呈“U”型，所述第一凹槽204的内壁向衬底200方向凹陷。在另一实施例中，所述第二区域220的第一凹槽204的内壁呈“V”型，即所述第一凹槽204的侧壁相对于鳍部201顶部表面倾斜，且所述第一凹槽204侧壁在第一凹槽204底部相交。在其它实施例中，所述第二区域220的第一凹槽204的侧壁垂直于鳍部201的顶部表面；或者，所述第一凹槽204的侧壁相对于鳍部201顶部表面倾斜，且所述第一凹槽204的顶部尺寸大于底部尺寸。

形成所述第二区域220的第一凹槽204的刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺；所述干法刻蚀工艺为各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺；所述湿法刻蚀工艺为各向异性的湿法刻蚀工艺。在本实施例中，刻蚀形成第一凹槽204的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为5秒～30秒。

请参考图9，在第二区域220的第一凹槽204内形成轻掺杂外延层205。

在本实施例中，所述第二区域220用于形成NMOS晶体管，在所述第二区域220内，所述轻掺杂外延层205内的掺杂离子为N型离子。

在本实施例中，在刻蚀形成所述第二区域220的第一凹槽204之后，形成轻掺杂外延层205之前，去除所述第二图形化层。在其它实施例中，还能够在形成所述轻掺杂外延层205之后取出所述第二图形化层。

所述第二区域220的轻掺杂外延层205的材料为单晶硅或碳化硅；所述轻掺杂外延层205的形成工艺为选择性外延沉积工艺。在所述轻掺杂外延层205内掺杂N型离子的工艺为原位掺杂工艺；所述N型离子包括磷离子或砷离子。

在本实施例中，所述轻掺杂外延层205的材料为单晶硅。形成于第一凹槽204内的轻掺杂外延层205厚度大于位于鳍部201侧壁表面的轻掺杂外延层205厚度，通过调节所述选择性外延沉积工艺的参数，能够对外延生长的方向进行选择，使位于第一凹槽204内的轻掺杂外延层205生长速率较快，而位于鳍部201侧壁的生长速率较慢。

在其它实施例中，后续在第二区域220的栅极结构203两侧鳍部201内形成应力层，且所述应力层材料为碳化硅；所述轻掺杂外延层205的材料也能够为碳化硅，且所述轻掺杂外延层205内碳的原子百分比浓度比应力层少。所述轻掺杂外延层205能够作为应力层到鳍部201的过渡。所述轻掺杂外延层205内碳的原子百分比浓度为0％～20％。

在本实施例中，所述第二区域220的轻掺杂外延层205的表面突出于所述鳍部201的顶部以及侧壁表面，所形成的鳍式场效应晶体管的工作电流提高、性能提高。

后续在所述栅极结构两侧的轻掺杂外延层205和鳍部内形成源区和漏区。所述源区和漏区的形成步骤包括：在所述栅极结构两侧的轻掺杂外延层205和鳍部内形成第二凹槽；在所述第二凹槽内形成应力层；在所述应力层内掺杂离子。以下将结合附图进行说明。

请参考图10，在所述隔离层202、鳍部201和栅极结构203表面形成复合覆盖层206。

在本实施例中，所述覆盖用于作为后续在第一区域210和第二区域220内形成应力层的掩膜，而且，所述复合覆盖层206还能够防止所述轻掺杂外 延层205内的掺杂离子在后续工艺中向鳍部以外扩散，以此保证所形成的鳍式场效应晶体管性能稳定。

在本实施例中，所述复合覆盖层206包括氧化硅层260、以及位于氧化硅层260表面的氮化硅层261；所述氧化硅层260和氮化硅层261的形成工艺为原子层沉积工艺；所述氧化硅层260和氮化硅层261的厚度分别为10埃～50埃。

在本实施例中，在形成复合覆盖层206之后，在后续形成源区和漏区之前，进行退火工艺。所述退火工艺用于激活所述轻掺杂外延层205内的掺杂离子，驱动所述掺杂离子向鳍部201内扩散，以形成轻掺杂区。

在另一实施例中，还包括在形成所述轻掺杂外延层之后，形成源区和漏区之前，在所述栅极结构的侧壁表面形成侧墙；在所述栅极结构和侧墙表面形成复合覆盖层。

请参考图11和12，图12是图11沿AA’方向的剖面结构示意图，图11是图12沿BB’方向的剖面结构示意图，刻蚀第一区域210的部分复合覆盖层206，直至暴露出第一区域210栅极结构203两侧的轻掺杂外延层205和鳍部201表面。

在本实施例中，在刻蚀第一区域210的复合覆盖层206之前，在第二区域220的鳍部201、隔离层202、栅极结构203和轻掺杂外延层205表面形成第三图形化层(未标示)。所述第三图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和曝光显影工艺形成。

所述各向异性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O₂、H₂、Ar、N₂中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦；所述碳氟气体包括CF₄、C₃F₈、C₄F₈、CHF₃中的一种或多种。

所述刻蚀第一区域210复合覆盖层206的工艺为各向异性的干法刻蚀工艺；基于刻蚀的投影效应，位于栅极结构203侧壁表面的部分复合覆盖层206被保留，并形成位于栅极结构203侧壁表面的侧墙，所述侧墙用于定义后续 形成的应力层与栅极层之间的距离；而且，位于鳍部201侧壁表面的部分复合覆盖层206未被刻蚀去除，使得所述刻蚀工艺能够暴露出第一区域210的轻掺杂外延层205的顶部表面。

请参考图13，以所述复合覆盖层206为掩膜，在第一区域210的栅极结构203两侧的轻掺杂外延层205和鳍部201形成第二凹槽；在所述第一区域210的第二凹槽内形成应力层207。

所述第二凹槽用于形成所述应力层207；所述第二凹槽的深度大于所述第一凹槽204的深度。

在本实施例中，所述第一区域210用于形成PMOS晶体管，所述第一区域210的应力层207材料为硅锗，所述硅锗用于为PMOS晶体管的沟道区提供压应力。

在本实施例中，所述第一区域210的第二凹槽的形成步骤包括：以第三条形层、栅极结构203内的掩膜层、以及第一区域210保留的复合覆盖层206为掩膜，采用各向异性的干法刻蚀工艺在所述栅极结构203两侧的轻掺杂外延层205和鳍部201内形成初始凹槽；采用各向异性的湿法刻蚀工艺刻蚀所述初始凹槽的内壁，使所述初始凹槽的侧壁向栅极结构203底部的鳍部201内凹陷，且所述初始凹槽的侧壁与鳍部201顶部表面呈“Σ”形，形成所述第二凹槽。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。其中，形成第二凹槽的刻蚀时间比形成第一凹槽204的刻蚀时间长。

所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH₄OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。

所述应力层207的形成工艺为选择性外延沉积工艺；所述选择性外延沉 积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和锗源气体(GeH₄)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在本实施例中，还包括：在采用所述选择性外延沉积工艺形成应力层207时，还能够以原位掺杂工艺在应力层207内掺杂P型离子，用于形成第一区域210的源区和漏区。在其它实施例中，还能够通过在第一区域210的栅极结构203两侧的应力层207内进行离子注入，以形成源区和漏区。

请参考图14，在第一区域210形成应力层207之后，刻蚀第二区域220的部分复合覆盖层206，直至暴露出第二区域220栅极结构203两侧的轻掺杂外延层205和鳍部201表面；以所述复合覆盖层206为掩膜，在第二区域220的栅极结构203两侧的轻掺杂外延层205和鳍部201形成第二凹槽；在所述第二区域220的第二凹槽内形成应力层207。

在刻蚀第二区域220的复合覆盖层206之前，去除所述第三图形化层。

在本实施例中，在刻蚀第二区域220的复合覆盖层206之前，在第一区域210的鳍部201、隔离层202、栅极结构203、复合覆盖层206和应力层207表面形成第四图形化层(未图示)。所述第四图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和曝光显影工艺形成。

所述各向异性的干法刻蚀工艺参数包括：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括碳氟气体，辅助刻蚀气体包括O₂、H₂、Ar、N₂中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦；所述碳氟气体包括CF₄、C₃F₈、C₄F₈、CHF₃中的一种或多种。

所述刻蚀第二区域220复合覆盖层206的工艺为各向异性的干法刻蚀工艺；基于刻蚀的投影效应，位于栅极结构203侧壁表面的部分复合覆盖层206被保留，并形成位于栅极结构203侧壁表面的侧墙；而且，位于鳍部201侧壁表面的部分复合覆盖层206未被刻蚀去除，暴露出第二区域220的轻掺杂 外延层205的顶部表面。

在本实施例中，所述第二区域220用于形成NMOS晶体管，所述第二区域220的应力层207材料为碳化硅，所述碳化硅用于为NMOS晶体管的沟道区提供拉应力。

在本实施例中，所述第二区域220的第二凹槽的形成步骤包括：以第四条形层、栅极结构203内的掩膜层、以及第二区域220保留的复合覆盖层206为掩膜，采用各向异性的干法刻蚀工艺在所述栅极结构203两侧的轻掺杂外延层205和鳍部201内形成第二凹槽。

其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

所述应力层207的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH₄或SiH₂Cl₂)和碳源气体(CH₄、CH₃Cl或CH₂Cl₂)，所述硅源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在本实施例中，还包括：在采用所述选择性外延沉积工艺形成应力层207时，还能够以原位掺杂工艺在应力层207内掺杂N型离子，用于形成第二区域220的源区和漏区。在其它实施例中，还能够通过在第二区域220的栅极结构203两侧的应力层207内进行离子注入，以形成源区和漏区。

综上，本实施例中，所述轻掺杂外延层作为鳍式场效应晶体管的轻掺杂区。由于在形成所述轻掺杂外延层之前，在所述栅极结构两侧的鳍部内形成第一凹槽，而所述轻掺杂外延层形成于所述第一凹槽内、以及所述栅极结构两侧的鳍部侧壁表面，且所形成的轻掺杂外延层内已具有掺杂离子，从而避免了因离子注入工艺形成轻掺杂区而导致轻掺杂区非晶化的问题。所述轻掺 杂外延层能够通过外延工艺形成，且所述掺杂离子能够在外延工艺中掺杂入所述轻掺杂外延层内，从而能够保证所形成的轻掺杂外延层具有整齐的晶格结构。由此能够防止所述轻掺杂外延层与鳍部之间发生晶格失配，避免轻掺杂外延层与鳍部之间产生漏电流，提高所形成的半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。