制造半导体器件的方法与流程

本发明构思涉及制造半导体器件的方法，更具体地，涉及制造在栅绝缘膜中包含高k电介质层的半导体器件的方法。

背景技术：

由于电子技术的发展，半导体器件的尺寸缩减近来高速进步。近年来，半导体器件不仅要求高运行速度，还要求运行精度。因此，对控制半导体器件的特性和改善其可靠性已经进行了大量研究。

技术实现要素：

本发明构思提供制造半导体器件的方法，所述方法可以控制半导体器件的特性并改善可靠性。

本发明构思还提供制造具有鳍型有源区的半导体器件的方法，所述方法可以控制半导体器件的特性并改善可靠性。

一种制造半导体器件的方法可以包括：形成从衬底突出的鳍型有源区；在鳍型有源区的顶表面和两个侧壁形成栅绝缘膜，所述栅绝缘膜包含高k电介质膜；在栅绝缘膜上形成含金属层；在含金属层上形成包含氢原子的硅覆盖层；从硅覆盖层去除硅覆盖层中氢原子的一部分；去除硅覆盖层和至少一部分含金属层；以及在栅绝缘膜上形成栅电极，栅电极在鳍型有源区的顶表面和两个侧壁上延伸。

一种制造半导体器件的方法可以包括准备衬底，包含高k电介质膜的栅绝缘膜和含金属层被顺序地形成在所述衬底上。含金属层的至少一部分可以被氧化。所述方法还可以包括将衬底转移到包含第一腔室和第二腔室的处理系统中。真空环境可以在处理系统中被提供。所述方法也可以包括将衬底转移进入处理系统的第一腔室以在第一腔室中在含金属层上形成包含氢原子的硅覆盖层、以及将衬底从处理系统的第一腔室转移进入处理系统的第二腔室，而不转移衬底到处理系统外，以在第二腔室中去除硅覆盖层中氢原子的一部分。

一种制造半导体器件的方法可以包括在衬底上形成栅绝缘膜，并且栅绝缘膜可以包括高k电介质膜。所述方法也可以包括在栅绝缘膜上形成金属层，并且金属层可以包括氧或氮。所述方法还可以包括：在金属层上形成覆盖层；执行退火工艺以扩散金属层中的氧的一部分或氮的一部分进入高k电介质膜；以及在执行退火工艺之后在栅绝缘膜上形成栅电极。

附图说明

由以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，其中：

图1A到1G是示出根据示例实施方式的制造半导体器件的方法的剖视图；

图2A和2B是示出根据示例实施方式的制造半导体器件的方法的剖视图；

图3A和3B是示出根据示例实施方式的制造半导体器件的方法的剖视图；

图4A到4E是示出根据示例实施方式的半导体器件的示意图；

图5到16B是示出根据示例实施方式的制造半导体器件的方法的剖视图；

图17是示出用于根据示例实施方式的制造半导体器件的方法的处理系统的示意图；

图18A到18C是示出根据示例实施方式的制造半导体器件的方法在图17的处理系统中的工序的示意图；

图19是示出用于根据示例实施方式的制造半导体器件的方法的处理系统的示意图；

图20是根据示例实施方式的制造半导体器件的方法的流程图；

图21是根据示例实施方式的制造半导体器件的方法的流程图；以及

图22是根据示例实施方式的电子系统的框图。

具体实施方式

现在将在以下参考附图更充分地描述本发明构思，本发明构思的示例实施方式被示于附图中。

图1A到1G是示出根据示例实施方式的制造半导体器件的方法的剖视图。

参考图1A，包含有源区域AC的衬底110可以被准备，并且栅绝缘膜120和第一含金属层132可以被顺序地形成在有源区域AC上。

衬底110可以包括III-V族材料和/或IV族材料中的至少一种。衬底110可以包括例如半导体(例如硅(Si)或锗(Ge))或化合物半导体(例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP))。III-V族材料可以是包含至少一种III族元素和至少一种V族元素的二元化合物、三元化合物或者四元化合物。III-V族材料可以是包含至少一种III族元素和至少一种V族元素的化合物。所述至少一种III族元素可以是铟(In)、镓(Ga)和铝(Al)中的一种元素，所述至少一种V族元素可以是砷(As)、磷(P)和锡(Sb)中的一种元素。例如，III-V族材料可以从InP、In_zGa_1-zAs(0≤z≤1)和Al_zGa_1-zAs(0≤z≤1)中选择。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb之一。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP之一。IV族材料可以是硅(Si)或锗(Ge)。然而，可以被用在根据本实施方式的半导体器件中的III-V族材料和IV族材料不限于以上描述的示例。III-V族材料和IV族材料(例如锗)可以被用作用于形成低功耗高速度晶体管的沟道的材料。

高效率CMOS器件可以通过使用包含相比硅衬底具有更高电子迁移率的III-V族材料(例如GaAs)的半导体衬底和包含相比硅衬底具有更高空穴迁移率的半导体材料(例如锗)的半导体衬底形成。在一些实施方式中，当NMOS晶体管被形成在衬底110上时，衬底110可以包括以上描述的III-V族材料之一。在一些实施方式中，当PMOS晶体管被形成在衬底110上时，衬底110的至少一部分可以包括锗。在一些实施方式中，衬底110可以具有绝缘体上硅(SOI)结构。在一些实施方式中，衬底110可以包括掩埋氧化物(BOX)层。衬底110可以包括导电区域，例如掺杂阱或掺杂结构。此外，衬底110可以包括诸如浅沟槽隔离(STI)结构和深沟槽隔离(DTI)结构的各种器件隔离结构之一。

尽管衬底110被示为具有平面形状，但是仅极小部分衬底110被示出，且衬底110的形状不限于此。例如，衬底110可以具有可以包括半导体器件中包括的晶体管的沟道区域的各种形状。

栅绝缘膜120可以被形成在衬底110上。栅绝缘膜120可以包括硅氧化物、硅氮化物、硅氮氧化物、镓氧化物、锗氧化物、高k电介质材料或其组合。

栅绝缘膜120可以包括：界面层122，其具有第一相对介电常数；以及高k电介质膜124，其被形成在界面层122上，并且具有比第一相对介电常数更高的第二相对介电常数。

界面层122可以包括具有大约9或更小的相对介电常数的电介质材料，例如硅氧化物、硅氮化物、硅氮氧化物、镓氧化物或锗氧化物，但是本发明构思不限于此。界面层122可以包括衬底110中包括的材料的氧化物、氮化物或氮氧化物。界面层122可以具有例如大约到大约的厚度，但是本发明构思不限于此。界面层122可以通过利用例如热氧化工艺、原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成。

高k电介质膜124可以包括高k电介质材料，所述高k电介质材料具有比界面层124的相对介电常数更高的大约10到大约25的相对介电常数。高k电介质膜124可以包括例如相比硅氧化物膜和硅氮化物膜具有更高相对介电常数的材料。高k电介质膜124可以包括从铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、钛锶氧化物、钇氧化物、铒氧化物、镝氧化物、钆氧化物、铝氧化物、铅钪钽氧化物、铌锌酸铅和其组合构成的组选出的材料，但是高k电介质膜124中包含的材料不限于此。高k电介质膜124可以通过利用例如ALD工艺、CVD工艺或PVD工艺形成。高k电介质膜124可以具有例如大约到大约的厚度，但是本发明构思不限于此。

尽管栅绝缘膜120被示为具有平面形状，但是仅极小部分栅绝缘膜120被示出，且栅绝缘膜120的形状不限于此。例如，栅绝缘膜120可以具有可以包括半导体器件中包含的晶体管的栅绝缘膜的各种形状。例如，界面层122和高k电介质膜124两者或仅高k电介质膜124可以从衬底110的顶表面突出。

第一含金属层132可以被形成在栅绝缘膜120上。第一含金属层132可以包括例如金属、金属氮化物或金属碳化物。第一含金属层132可以包括从氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛铝碳化物(TiAlC)、钽铝碳化物(TaAlC)、铝化钽(TaAl)、铝化钛(TiAl)、铝化铪(HfAl)、铝(Al)、钛(Ti)、氮化钨(WN)、钌(Ru)、钼(Mo)和其组合构成的组选出的材料，但是第一含金属层132中包含的材料不限于此。第一含金属层132可以具有例如大约到的厚度，但是本发明构思不限于此。

尽管第一含金属层132被示为具有平面形状，但是仅一部分第一含金属层132被示出，且第一含金属层132的形状不限于此。例如，当界面层122和高k电介质膜124两者或仅高k电介质膜124具有从衬底110的顶表面突出的结构时，第一含金属层132可以完全地或部分地填充由突出结构限定的空间。

参考图1A和1B，其上形成第一含金属层132的衬底110可以被暴露于含氧气氛，也就是包括含氧气体分子OM的气氛。含氧气氛可以是例如空气气氛、水汽气氛、氧气气氛或者臭氧气氛。含氧气体分子OM可以是例如氧气分子、水分子或臭氧分子。

暴露于含氧气氛的第一含金属层132的至少一部分可以被氧化以形成包含氧的第二含金属层134。当第一含金属层132包括金属、金属氮化物或者金属碳化物时，第二含金属层134的至少一部分可以包括被氧化的金属、被氧化的金属氮化物或者被氧化的金属碳化物。

在一些实施方式中，当第一含金属层132包括金属或金属碳化物时，第一含金属层132被形成在其上的衬底110可以被暴露于含有(例如包含)含(例如包含)氮而不是氧的气体分子的气氛，使得第一含金属层132的至少一部分可以被氮化以形成包含氮的第二含金属层134。

通过氧化第一含金属层132的至少一部分形成的第二含金属层134中包括的氧原子或者通过氮化第一含金属层132的至少一部分形成的第二含金属层134中包含的氮原子将被称作修复原子(例如图1E中的OA)。

参考图1C，硅覆盖层136可以被形成在第二含金属层134上。硅覆盖层136可以包括例如非晶硅(a-Si)。硅覆盖层136可以包含氢(例如氢原子HA)。硅覆盖层136可以具有例如大约到大约的厚度，但是本发明构思不限于此。硅覆盖层136可以通过使用包含氢原子的硅前驱体SP或者使用氢分子H2和硅前驱体SP两者的低压化学气相沉积(LPCVD)工艺形成。

硅前驱体SP可以包含氢原子，并且可以是例如SiH₄、Si₂H₆、SiH₂Cl₂、SiHCl₃、CH₃SiH₂Cl、CH₃SiHCl₂、CH₃SiCl₃、(CH₃)₂SiCl₂、(CH₃)₃SiCl、(CH₃)₄Si、C₂H₅SiCl₃、(C₂H₅)₂SiCl₂、(C₂H₅)₃SiCl、CH₃C₆H₅SiCl₂、C₆H₅SiCl₃、(C₆H₅)₂SiCl₂和/或(C₆H₅)₃SiCl。或者，硅前驱体SP可以连同氢分子以例如SiH₄-H₂、SiCl₄-H₂和/或SiHCl₃-H₂的形式被使用。由于硅覆盖层136通过利用包含氢原子的硅前驱体SP或者利用氢分子H2和硅前驱体SP两者形成，所以氢(例如氢原子HA)可以被包含在硅覆盖层136中。

参考图1D，硅覆盖层136中包含的氢原子HA在第一温度T1的环境中可以被至少部分地去除。例如，硅覆盖层136可以在第一温度T1的环境中被暴露于UV辐射线RD(例如紫外线)，使得硅覆盖层136中包含的氢原子HA的一部分可以被去除。第一温度T1范围可以从例如大约300℃到大约600℃。UV辐射线RD可以具有例如大约380nm或更短的波长。

硅氢(Si-H)键可以有大约3.3eV的键合力。因此，由于具有大约380nm或者更短的波长的UV辐射线RD，Si-H键可以被断开。当硅覆盖层136被暴露于UV辐射线RD持续几分钟到几十分钟的第一持续时间时，与硅分离的氢原子可以在第一温度T1的环境中扩散，可以与分离的氢原子结合，并且可以作为氢分子HM被排出。于是，包含在硅覆盖层136中的氢原子HA可以至少部分地从硅覆盖层136中去除。

为控制半导体器件的特性或为改善半导体器件的可靠性，氢原子可以被有意地结合在半导体器件的层或层之间的界面中。由于Si-H键具有相对低的键合力，所以当半导体器件暴露于具有特定波长的UV辐射线RD时仅Si-H键可以被选择性地断开。UV辐射线RD可以具有例如大约280nm到大约380nm的波长。在这种情况下，仅包含在硅覆盖层136中的氢原子HA可以被选择性地分离而不断开具有相对高的键合力的键。

当硅覆盖层136包含极大量的氢原子HA时，氢原子HA可以扩散半导体器件的其它元件(例如栅绝缘膜120)从而使可靠性退化。因此，当包含在硅覆盖层136中的氢原子HA被至少部分地去除时，可靠性退化可以被减少或者可能被防止。

在一些实施方式中，氢原子HA可以不被完全地从硅覆盖层136去除，而氢原子HA的一部分可以留在硅覆盖层136中。

参考图1C和1D，形成硅覆盖层136的工艺和将硅覆盖层136暴露于UV辐射线RD的工艺可以在维持真空环境而没有真空中断的同时被进行。在这种情况下，包含在硅覆盖层136中的氢原子HA到其它元件例如栅绝缘膜120内的扩散可以最小化，并且自然的硅氧化物膜可以不形成在硅覆盖层136上。于是，氢分子HM可以轻易地从硅覆盖层136排出。

例如，被提供给真空环境的处理系统可以具有多个处理腔室，并且形成硅覆盖层136的工艺和将硅覆盖层136暴露于UV辐射线RD的工艺可以在维持真空环境而不将衬底110转移出处理系统的同时在处理系统的各相应的腔室中进行。

参考图1D和1E，退火工艺(例如快速热退火(RTA)工艺)可以对其上形成硅覆盖层136的衬底110执行。例如，当由于RTA工艺第二温度T2的热RT被施加于硅覆盖层136持续第二持续时间时，处于非晶相的硅覆盖层136可以被转变成处于多晶相的硅覆盖层138。第二温度T2可以比第一温度T1更高。第二温度T2范围可以从例如大约800℃到大约1200℃。第二持续时间可以比第一持续时间更短。第二持续时间范围可以从例如几秒到几十秒。第二持续时间可以不是连续的持续时间，而是第二温度T2的热RT作为脉冲被施加所持续的持续时间的总和。RTA工艺可以包括利用灯的热处理和/或利用激光的热处理。

此外，当第二温度T2的热RT利用RTA工艺被施加于衬底110时，包含在第二含金属层134中的修复原子OA可以流(IF)入栅绝缘膜120。修复原子OA可以是例如氧原子或者氮原子。

当栅绝缘膜120包含氧原子或氮原子时，栅绝缘膜120可以具有诸如氧空位或者氮空位的缺陷。已流(IF)入栅绝缘膜120的修复原子OA可以消除诸如氧空位或氮空位的缺陷。

当高k电介质膜124具有比界面层122的相对介电常数更高的相对介电常数时，高k电介质膜124可以比界面层122具有更多的缺陷。因此，修复原子OA可以大部分流(IF)入高k电介质膜124并且消除诸如氧空位或氮空位的缺陷。

参考图1C到图1E，形成硅覆盖层136的工艺、将硅覆盖层136暴露于UV辐射线RD的工艺和对其上形成硅覆盖层136的衬底110执行RTA工艺的工艺可以在维持真空环境的同时被执行。

例如，被提供给真空环境的处理系统可以具有多个腔室，并且形成硅覆盖层136的工艺、将硅覆盖层136暴露于UV辐射线RD的工艺和RTA工艺对其上形成硅覆盖层136的衬底110的执行可以在维持真空环境而不将衬底110转移出处理系统的同时在处理系统的各相应的腔室中进行。

参考图1E和1F，硅覆盖层138和第二含金属层134可以被去除以暴露栅绝缘膜120。硅覆盖层138和第二含金属层134可以通过利用干法蚀刻工艺和/或湿法蚀刻工艺去除。

当相对多的氢原子HA被包含在硅覆盖层138中时，处于多晶相的硅覆盖层138可以在相对大的程度上被晶化。在这种情况下，在硅覆盖层138的去除期间，比较地说起来在晶化表面(例如晶面(111))上蚀刻速度可以被减小，使得硅覆盖层138的一部分可以不被去除。也就是，硅覆盖层138的未去除现象可以发生。然而，根据示例实施方式的硅覆盖层138中包含的氢原子HA可以被至少部分地去除，从而减少或可能防止硅覆盖层138的未去除现象的发生。

在一些实施方式中，硅覆盖层138可以被完全去除，并且第二含金属层134的仅一部分可以被去除从而不暴露栅绝缘膜120。第二含金属层134的剩余部分可以留在栅绝缘膜120上。

参考图1G，半导体器件100可以通过在栅绝缘膜120上形成栅电极140来形成。栅电极140可以包括例如从Ti、Ta、Al、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd构成的组选择的至少一种金属、包含所述至少一种金属的金属氮化物或者诸如碳掺杂的金属或碳掺杂的金属氮化物的金属复合物。

栅电极140可以包括单层或者包含多个层的多层结构。栅电极140可以包括例如用于控制功函数的含金属层和填充用于控制功函数的含金属层上形成的空间的间隙填充含金属层。在一些实施方式中，栅电极140可以包括包含顺序堆叠的金属氮化物层、金属层、导电覆盖层和间隙填充金属层的结构。所述金属氮化物层和所述金属层中的每个可以包括从钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)构成的组选择的至少一种金属。所述金属氮化物层和所述金属层中的每个可以通过利用例如ALD工艺、金属有机ALD(MOALD)工艺或者金属有机CVD(MOCVD)工艺形成。导电覆盖层可以作为保护层以减少或者可能防止金属层表面的氧化。而且，导电覆盖层可以作为能够促进另一导电层在所述金属层上的沉积的润湿层。导电覆盖层可以包括金属氮化物，例如TiN、TaN或其组合，但是本发明构思不限于此。间隙填充金属层可以在导电覆盖层上延伸。间隙填充金属层可以包括例如钨(W)层。间隙填充金属层可以通过利用例如ALD工艺、CVD工艺或者PVD工艺形成。在一些实施方式中，间隙填充金属层可以填充导电覆盖层顶表面上由于区域之间的台阶部分形成的凹陷空间而不引起空隙。在一些实施方式中，栅电极140可以包括包含TiAlC/TiN/W的堆叠结构、包含TiN/TaN/TiAlC/TiN/W的堆叠结构或者包含TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在堆叠结构中，TiAlC层或TiN层可以作为用于控制功函数的含金属层。

在一些实施方式中，第二含金属层(例如图1E中的134)的一部分可以留在栅绝缘膜120上，并且可以被用作用于控制功函数的含金属层。

图2A和2B是示出根据示例实施方式的制造半导体器件的方法的剖视图。图2A和2B是示出在图1C中示出的工艺操作后被执行的工艺操作的剖视图。图2A和2B中，相同的附图标记用于指代图1A到1G以及图2A和2B中相同的元件，其详细描述被省略。

参考图1C和2A，RTA工艺可以对其上形成硅覆盖层136的衬底110执行。当第二温度T2的热RT由于RTA工艺被施加持续第二持续时间时，处于非晶相的硅覆盖层136可以被转变成处于多晶相的硅覆盖层138。第二温度T2范围可以从例如大约800℃到大约1200℃。第二持续时间范围可以从例如几秒到几十秒。

当第二温度T2的热RT被施加时，包含在第二含金属层134中的修复原子OA可以流(IF)入栅绝缘膜120。尤其是，修复原子OA可以流(IF)入高k电介质膜124。修复原子OA可以大部分流(IF)入高k电介质膜124并去除诸如氧空位或氮空位的缺陷。将理解，高k电介质膜124中的那些缺陷可以被部分地或完全地去除。

参考图2B，包含在硅覆盖层138中的氢原子HA可以在第一温度T1的环境中被至少部分地去除。例如，硅覆盖层138可以在第一温度T1的环境中被暴露于UV辐射线RD持续第一持续时间，使得包含在硅覆盖层138中的氢原子HA可以被至少部分地去除。第一温度T1可以比第二温度(即图2A中的T2)低。第一温度T1范围可以从大约300℃到大约600℃。UV辐射线RD可以具有例如380nm或更小的波长。UV辐射线RD可以具有例如大约280nm到大约380nm的波长。第一持续时间可以比第二持续时间更长。第一持续时间范围可以从例如几分钟到几十分钟。

包含在硅覆盖层138中的一些氢原子HA可以通过参考图2A描述的RTA工艺被至少部分地去除。然而，由于该RTA工艺被执行持续相对短的第二持续时间，包含在硅覆盖层138中的仅相对少量的氢原子HA可以与硅分离或者由于分离的氢原子HA的结合获得的氢分子HM可以不从硅覆盖层136排出。因此，硅覆盖层138可以暴露于第一温度T1环境中持续第一持续时间，从而相对大量的氢原子HA可以与硅分离，并且由于分离的氢原子HA的结合获得的氢分子HM可以从硅覆盖层138排出。

其后，如以上参考图1F和1G所述，在通过去除硅覆盖层138和第二含金属层134暴露栅绝缘膜120之后，栅电极140可以形成在栅绝缘膜120上。

图3A和3B是示出根据示例实施方式的制造半导体器件的方法的剖视图。图3A和3B是示出图1E或2B中示出的工艺操作之后执行的工艺操作的剖视图。图3A和3B中，相同的附图标记用于指代与图1到2B中相同的元件，其详细描述被省略。

参考图3A，在硅覆盖层(例如图1E或图2B中的138)被去除后，第二含金属层134的一部分可以被去除从而在栅绝缘膜120上留下第二含金属层134的一部分134a。

参考图3B，第三含金属层140a可以被形成在第二含金属层134的所述部分134a上。因此，包含第二含金属层134的所述部分134a和第三含金属层140a的栅电极142可以被形成在栅绝缘膜120上。

第三金属层140a可以包括例如从Ti、Ta、Al、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd构成的组选择的至少一种金属，包含所述至少一种金属的金属氮化物，或者诸如碳掺杂金属或碳掺杂金属氮化物的金属复合物。

第三金属层140a可以包括单层或者包含多个层的多层结构。第三金属层140a可以包括例如用于控制功函数的含金属层和填充形成在用于控制功函数的所述含金属层上的空间的间隙填充含金属层。在一些实施方式中，第二含金属层134的一部分134a可以作为用于控制功函数的含金属层，并且第三金属层140a可以是间隙填充含金属层。在一些实施方式中，第二含金属层134的所述部分134a和第三金属层140a的一部分可以作为用于控制功函数的含金属层，而第三金属层140a的剩余部分可以作为间隙填充含金属层。

图4A到4E是示出根据示例实施方式的半导体器件200的示意图。图4A是包含具有FinFET结构的晶体管的半导体器件的透视图。图4B是沿图4A的线B-B'截取的剖视图。图4C、4D和4E是沿图4A的线C-C'截取的剖视图。图4A到4E中，相同的附图标记用于指代与图1到2B中相同的元件，其详细描述被省略。

参考图4A到4C，半导体器件200可以包括鳍(fin)型有源区FA，鳍型有源区FA可以在垂直于衬底110的主表面的竖直方向(例如图4A到4C中的Z方向)上从衬底110突出。鳍型有源区FA可以在第一方向(例如图4A到4C中的Y方向)上延伸。器件隔离膜112可以形成在衬底110上以覆盖鳍型有源区FA的下部侧壁。鳍型有源区FA可以从器件隔离膜112突出成鳍型。将理解，“元件A覆盖元件B的表面”(或类似语言)意思是元件A在元件B的表面上，但是不必然意味着元件A完全地覆盖元件B的表面。

鳍型有源区FA可以包括沟道区域CH和位于沟道区域CH之下并且具有以器件隔离膜112覆盖的两个侧壁的底座区BA。

在一些实施方式中，鳍型有源区FA的沟道区域CH可以包括单一材料。例如，包含沟道区域CH的整个鳍型有源区FA可以包括硅(Si)。在一些实施方式中，鳍型有源区FA的一部分可以包括锗(Ge)，并且鳍型有源区FA的一部分可以包括硅(Si)。

鳍型有源区FA的顶表面和两个侧壁可以用栅绝缘膜120覆盖。栅电极140可以形成在鳍型有源区FA的顶表面和两个侧壁上并且可以覆盖栅绝缘膜120。

栅绝缘膜120可以包括界面层122和高k电介质膜124。在半导体器件200中，界面层122可以形成在鳍型有源区FA的顶表面和两个侧壁与栅电极140的底表面之间并且可以面对栅电极140的底表面，高k电介质膜124可以面对栅电极140的底表面和两个侧壁。

器件隔离膜112可以包括含硅绝缘膜(例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜和硅碳氮化物膜)、多晶硅或其组合。

一对源极区域和漏极区域162可以形成在鳍型有源区FA上在栅电极140的两侧。这对源极区域和漏极区域162可以包括可被外延生长在鳍型有源区FA上的半导体层。源极区域和漏极区域162可以包括包含多个外延生长硅锗层的嵌入式硅锗(SiGe)结构、外延生长硅层和/或外延生长碳化硅(SiC)层。

虽然图4A和4C示出具有特定形状的所述对源极区域和漏极区域162，但是本发明构思不限于此。所述对源极区域和漏极区域162可以具有各种形状。

晶体管TR可以形成在鳍型有源区FA和栅电极140之间的交叉区域。晶体管TR可以是具有三维(3D)结构的MOS晶体管，其可以包括形成在鳍型有源区FA的顶表面和两个侧表面上的沟道。MOS晶体管TR可以是NMOS晶体管或者PMOS晶体管。

栅间隔物层172可以形成在栅结构120和140的两侧上，栅结构120和140可以包括顺序地形成在鳍型有源区FA的表面上的栅绝缘膜120和栅电极140。如图4C所示，层间绝缘膜174可以被形成在栅结构120和140的两对立侧并且覆盖栅间隔物层172。栅间隔物层172可以包括例如硅氮化物膜、硅氮氧化物膜、含碳的硅氮氧化物膜或者其复合膜，或者包括气隙或低k电介质膜，并且层间绝缘膜174可以包括硅氧化物膜，但是本发明构思不限于此。

参考图4A、4B和4D，栅间隔物层172可以包括包含L形第一绝缘间隔物172a和形成在第一绝缘间隔物172a上的第二绝缘间隔物172b的膜。

在一些实施方式中，第二绝缘间隔物172b可以被省略。在这种情况下，栅间隔物层172可以具有L形。

参考图4A、4B和4E，栅间隔物层172可以包括第一绝缘间隔物172a和第二绝缘间隔物172b。在一些实施方式中，每个第一绝缘间隔物172a可以具有L形。栅间隔物层172还可以包括形成在第一绝缘间隔物172a和第二绝缘间隔物172b之间的气隙AG。

在一些实施方式中，栅间隔物层172的气隙AG可以用相比第一和第二绝缘间隔物172a和172b具有更低相对介电常数的低k电介质膜填充。

图5到16B是示出根据示例实施方式的制造半导体器件——例如包含FinFET结构的半导体器件——的方法的剖视图。根据示例实施方式的制造图4A到4C中示出的半导体器件200的方法将被参考图5到16B描述。具体地，图5、6、7、8A、9A和16A是沿图4A的线B-B'截取的剖视图，图8B、9B、10、11、12、13、14、15和16B是沿图4A的线C-C'截取的剖视图。图5A到16B中，相同的附图标记用于指代与图1到4C中相同的元件，其详细描述被省略。

参考图5，衬底110可以被准备，并且衬垫氧化物膜图案312和掩模图案314可以被形成在衬底110上。

衬垫氧化物膜图案312和掩模图案314可以在衬底110上在第一方向(例如图5中的Y方向)上延伸。

在一些实施方式中，衬垫氧化物层图案312可以包括通过热氧化衬底110的表面获得的氧化物膜。掩模图案314可以包括例如硅氮化物膜、硅氮氧化物膜、旋涂玻璃(SOG)膜、旋涂硬掩模(SOH)膜、光致抗蚀剂膜或者其组合，但是本发明构思不限于此。

参考图6，通过利用掩模图案314作为蚀刻掩模，衬底110的一部分区域可以被蚀刻，从而可以在衬底110中形成沟槽TN。由于沟槽TN的形成，初始鳍型有源区PA可以在垂直于衬底110的主表面的竖直方向(例如图6中的Z方向)上从衬底110突出。初始鳍型有源区PA可以在第一方向(例如Y方向)上延伸。

参考图7，器件隔离膜112可以被形成以覆盖初始鳍型有源区PA的暴露表面并填充沟槽TN。

器件隔离膜112的形成可以通过利用例如等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体(HDP)CVD工艺、电感耦合等离子体(ICP)CVD工艺、电容耦合等离子体(CCP)CVD工艺、流动式CVD(FCVD)工艺和/或旋转涂覆工艺被执行，但是形成器件隔离膜112的方法不限于此。

器件隔离膜112被形成后，器件隔离膜112的顶表面可以被平坦化以暴露掩模图案314。这种情况下，掩模图案314的一部分可以被蚀刻，使得掩模图案314和器件隔离膜112的高度可以被减少。

参考图8A和8B，用于去除掩模图案(例如图7中的314)、衬垫氧化物膜图案(例如图7中的312)和器件隔离膜112的一部分的凹陷工艺可以被执行以暴露初始鳍型有源区(例如图7中的PA)的顶表面和上部侧壁。因此，器件隔离膜112的顶表面的高度可以被减小，并且鳍型有源区FA可以被获得。在去除器件隔离膜112的所述部分的工艺期间，鳍型有源区FA的暴露在器件隔离膜112的顶表面上的部分(例如图4B中的CH)的在第二方向(例如图8A中的X方向)上的宽度可以小于初始鳍型有源区PA在第二方向上的宽度。

所述凹陷工艺可以通过用干法蚀刻工艺、湿法蚀刻工艺或其组合执行。

当掩模图案314包括硅氮化物膜时，掩模图案314的去除可以通过例如利用H₃PO₄的湿法蚀刻工艺进行。衬垫氧化物膜图案312的去除可以通过例如利用稀HF(DHF)的湿法蚀刻工艺进行。使器件隔离膜112凹陷的工艺可以通过使用NH₄OH、四甲基氢氧化铵(TMAH)或氢氧化钾(KOH)溶液作为蚀刻剂的湿法蚀刻工艺，以及/或者诸如电感耦合等离子体(ICP)工艺、变压器耦合等离子体(TCP)工艺、电子回旋共振(ECR)工艺或反应离子蚀刻(RIE)工艺的干法蚀刻工艺进行。当通过利用干法蚀刻工艺使器件隔离膜112凹陷时，含氟气体(例如CF₄)、含氯气体(例如Cl₂)和/或HBr可以被使用，但是本发明构思不限于此。

凹陷工艺期间，被暴露的鳍型有源区FA的上部可以被暴露于包含例如等离子体的蚀刻环境。因此，蚀刻环境可以损伤鳍型有源区FA的暴露表面或使鳍型有源区FA的暴露表面的粗糙度劣化。因此，在一些实施方式中，为改善鳍型有源区FA的暴露表面的粗糙度，湿法蚀刻工艺可以被执行或者牺牲氧化物膜可以被形成并被去除。在这些工艺期间，鳍型有源区FA的暴露在器件隔离膜112的顶表面上的部分(例如图4B中的CH)的在第二方向(例如图8A中的X方向)上的宽度可以小于初始鳍型有源区PA在第二方向上的宽度。

在一些实施方式中，用于控制阈值电压的离子注入工艺可以对鳍型有源区FA的上部执行。例如，在用于控制阈值电压的离子注入工艺期间，硼(B)离子可以作为杂质被注入以形成NMOS晶体管，磷(P)离子或砷(As)可以作为杂质被注入以形成PMOS晶体管。用于控制阈值电压的离子注入工艺可以在改善鳍型有源区FA的暴露表面的粗糙度的工艺之前或之后被执行。

参考图9A和9B，虚设栅绝缘膜120D和虚设栅电极140D可以被形成在包含鳍型有源区FA的衬底110上。虚设栅绝缘膜120D和虚设栅电极140D可以在第二方向(例如图9A和9B的X方向)上延伸。虚设栅绝缘膜120D可以包括例如硅氧化物膜，并且虚设栅电极140D可以包括多晶硅，但是本发明构思不限于此。

其后，虚设栅绝缘膜120D和虚设栅电极140D的两个侧壁可以用一对栅间隔物层172覆盖。栅间隔物层172可以包括例如硅氮化物膜、硅氮氧化物膜、含碳的硅氮氧化物膜或其复合膜，或者包括气隙或低k电介质膜，但是本发明构思不限于此。

参考图9A到10，虚设栅绝缘膜120D和虚设栅电极140D可以被去除，从而第一凹陷空间RC1可以被限定在一对栅间隔物层172之间。

一对源极区域和漏极区域162可以被形成在鳍型有源区FA的突出部的两侧。所述对源极区域和漏极区域162可以包括可外延生长在鳍型有源区FA上的半导体层。源极区域和漏极区域162可以包括包含多个外延生长硅锗层的嵌入硅锗结构、外延生长硅层和/或外延生长碳化硅层。

层间绝缘膜174可以被形成在第一凹陷空间RC1的两侧在栅间隔物层172上，并且可以覆盖栅间隔物层172。层间绝缘膜174可以包括例如硅氧化物膜，但是本发明构思不限于此。

参考图1A、10和11，栅绝缘膜120和第一含金属层132可以被形成以覆盖第一凹陷空间RC1的内表面并且在第一凹陷空间RC1中限定第二凹陷空间RC2。栅绝缘膜120可以包括界面层122和高k电介质膜124。界面层122可以覆盖鳍型有源区FA的被第一凹陷空间RC1暴露的表面。高k电介质膜124和第一含金属层132可以从界面层122的顶表面延伸到栅间隔物层172的被第一凹陷空间RC1暴露的表面上。高k电介质膜124和第一含金属层132也可以覆盖层间绝缘膜174的顶表面。在一些实施方式中，与高k电介质膜124和第一含金属层132类似，界面层122可以在栅间隔物层172和层间绝缘膜174上延伸。

界面层122可以包括例如具有大约9或更小的相对介电常数的电介质层，例如硅氧化物、硅氮化物、硅氮氧化物、镓氧化物或锗氧化物，但是本发明构思不限于此。界面层122可以包括衬底110中包含的材料的氧化物、氮化物或氮氧化物。界面层122可以具有例如大约到大约的厚度，但是本发明构思不限于此。界面层122可以通过利用例如热氧化工艺、ALD工艺、CVD工艺或PVD工艺形成。

高k电介质膜124可以包括例如相比硅氧化物膜和硅氮化物膜具有更高相对介电常数的材料。高k电介质膜124可以通过利用例如ALD工艺、CVD工艺或PVD工艺形成。高k电介质膜124可以具有例如大约到大约的厚度，但是本发明构思不限于此。

第一含金属层132可以包括例如金属、金属氮化物或金属碳化物。第一含金属层132可以包括从TiN、TaN、W、TiAlC、TaAlC、TaAl、TiAl、HfAl、Al、Ti、WN、Ru、Mo和其组合构成的组选择的材料，但是本发明构思不限于此。第一含金属层132可以具有大约到的厚度，但是本发明构思不限于此。例如，第一含金属层132可以具有限定第二凹陷空间RC2的厚度。

参考图1B、11和12，其上形成了第一含金属层132的衬底110可以被暴露于含氧气氛，也就是包括含氧气体分子OM的气氛。含氧气氛可以是例如空气气氛、水汽气氛、氧气气氛或臭氧气氛。含氧气体分子OM可以是例如氧气分子、水分子或者臭氧分子。

至少第一含金属层132的暴露于含氧气氛的部分可以被氧化以形成包含氧的第二含金属层134。当第一含金属层132包括金属、金属氮化物或金属碳化物时，第二含金属层134可以包括其至少一部分被氧化的金属、金属氮化物或金属碳化物。

由于含氧气体分子OM经由第二凹陷空间RC2被供给到邻近于形成在鳍型有源区FA上的栅绝缘膜120的第一含金属层132上，所以至少第二含金属层134的邻近于形成在鳍型有源区FA上的栅绝缘膜120的部分可以包含氧。

在一些实施方式中，当第一含金属层132是金属或金属碳化物时，其上形成了第一含金属层132的衬底110可以被暴露于包括含氮而不是氧的气体分子的气氛。因此，第一含金属层132的至少一部分可以被氮化以形成包含氮的第二含金属层134。

参考图1C、12和13，硅覆盖层136可以被形成在第二含金属层134上。硅覆盖层136可以覆盖第二凹陷空间RC2的内表面并且在第二凹陷空间RC2中限定第三凹陷空间RC3。

硅覆盖层136可以包括例如非晶硅。氢原子HA可以被包含在硅覆盖层136中。硅覆盖层136可以具有例如到的厚度，但是本发明构思不限于此。例如，硅覆盖层136可以具有限定第三凹陷空间RC3的厚度。硅覆盖层136可以通过例如使用包含氢原子的硅前驱体SP或使用氢分子H2和硅前驱体SP两者的LPCVD工艺形成。

参考图1D、13和14，包含在硅覆盖层136中的氢原子HA可以在第一温度T1的环境中被至少部分地去除。例如，硅覆盖层136可以在第一温度T1的环境中暴露于UV辐射线RD，使得包含在硅覆盖层136中的氢原子HA可以被至少部分地去除。第一温度T1范围可以从例如大约300℃到大约600℃。UV辐射线RD可以具有例如380nm或更短的波长。

当硅覆盖层136暴露于UV辐射线RD持续几分钟到几十分钟的第一持续时间时，与硅分离的氢原子可以扩散进第一温度T1的环境中并且与分离的氢原子结合并作为氢分子HM从硅覆盖层136排出。于是，包含在硅覆盖层136中的氢原子HA可以被至少部分地去除。

硅覆盖层136的邻近于位于鳍型有源区FA上的栅绝缘膜120的部分通过第三凹陷空间RC3也可以被暴露于UV辐射线RD。因此，包含在硅覆盖层136的邻近于位于鳍型有源区FA上的栅绝缘膜120的部分中的氢原子HA也可以被至少部分地去除。

参考图1E、14和15，快速热退火(RTA)工艺可以对其上形成了硅覆盖层136的衬底110进行。例如，当第二温度T2的热RT由于RTA工艺被施加于硅覆盖层136持续第二持续时间时，处于非晶相的硅覆盖层136可以被转变成处于多晶相的硅覆盖层138。第二温度T2可比第一温度T1高。第二温度T2范围可以从例如大约800℃到大约1200℃。第二持续时间可以比第一持续时间短。第二持续时间范围可以从例如几秒到几十秒。

参考图15、16A和16B，硅覆盖层138和第二含金属层134可以被去除以暴露栅绝缘膜120。硅覆盖层138和第二含金属层134可以通过使用例如干法蚀刻工艺和/或湿法蚀刻工艺被去除。

如图4A到4C所示，栅电极140可以被形成在栅绝缘膜120上。栅电极140可以通过利用例如ALD工艺、MOALD工艺或MOCVD工艺形成。

在一些实施方式中，与参考图14和15描述的不同，如参考图2A和2B所述，在RTA工艺被执行后，包含在硅覆盖层138中的氢原子的一部分可以被去除。

在一些实施方式中，与参考图16A和16B描述的不同，如参考图3A和3B所述，第二含金属层134的一部分134a可以被留在栅绝缘膜120上，并且第三含金属层140a可以被形成在第二含金属层134的所述部分134a上。于是，包含第二含金属层134的所述部分134a和第三含金属层140a的栅电极142可以被形成在栅绝缘膜120上。

在根据示例实施方式的制造半导体器件的方法中，硅覆盖层(例如图13中的136)中包含的氢原子可以被至少部分地去除以减少或可能防止半导体器件的可靠性退化。此外，硅覆盖层(例如图15中的138)的未去除现象的发生可以被减少或可能被防止，因此半导体器件中故障的发生可以被减少或可能被防止。虽然已参考图5A到16B描述了制造包含具有3D沟道的FinFET的半导体器件的方法，但本发明构思不限于此。例如，本领域普通技术人员将知道，根据本发明构思的包含平面MOSFET的半导体器件和制造其的方法可以通过在本发明构思的范围内进行各种改变和修改而被提供。

图17是示出用于根据示例实施方式的制造半导体器件的方法的处理系统500的示意图。

参考图17，用于制造半导体器件的所述方法的处理系统500可以包括衬底台502、加载闭锁腔室(loadlock chamber)504、第一腔室510和第二腔室520。包含衬底的盒子10可以被安装在衬底台502上。第一腔室510和第二腔室520中的每个可以是处理腔室。例如，第一腔室510可以是LPCVD腔室，第二腔室520可以是UV腔室。

安装于衬底台502上的盒子10中包含的衬底可以被转移至加载闭锁腔室504。已被转移至加载闭锁腔室504的衬底可以经由转移腔室506被转移至第一腔室510或第二腔室520。已被转移至第一腔室510或第二腔室520的衬底可以经由转移腔室506被转移至第二腔室520或第一腔室510或被转移至加载闭锁腔室504。

处理系统500还可以包括电源单元540和真空泵550。由于真空泵550，真空环境可以在加载闭锁腔室504、转移腔室506、第一腔室510和第二腔室520中被维持。

第一和第二腔室510和520可以分别包括第一和第二处理区域518和528。已被转移至第一和第二腔室510和520的衬底可以分别位于第一和第二处理区域518和528中。第一和第二腔室510和520可以分别被连接至第一和第二源512和522。例如，当第一腔室510是LPCVD腔室时，第一源512可以是气体/前驱体供应单元。例如，当第二腔室520是UV腔室时，第二源522可以是UV辐射线源。UV辐射线源可以是例如UV灯、UV激光器、UV电子束(e-beam)或另外种类的UV辐射装置。

图18A到18C是示出根据示例实施方式的制造半导体器件的方法在图17的处理系统500中的工艺的示意图。

参考图18A，盒子10中包含的衬底110可以被转移至处理系统500的加载闭锁腔室504。在衬底110被转移至加载闭锁腔室504后，加载闭锁腔室504可以与外部隔离，并且可以在加载闭锁腔室504中形成真空环境。

在衬底110被转移至处理系统500之前，栅绝缘膜(例如图1A中的120)和第一含金属层(例如图1A中的132)可以被形成在衬底110上。在第一含金属层132被形成在衬底110上后，其上形成第一含金属层132的衬底110可以被暴露于含氧气氛。例如，在衬底110至处理系统500的转移期间，其上形成第一含金属层132的衬底110可以被暴露于空气气氛。在一些实施方式中，例如，其上形成第一含金属层132的衬底110可以被暴露于另外的含氧气氛，诸如水汽气氛、氧气气氛或者臭氧气氛。于是，栅绝缘膜120和包含氧的第二含金属层(例如图1B中的134)形成在其上的衬底110可以被转移至处理系统500。

参考图18B，衬底110可以从加载闭锁腔室504被转移至第一腔室510，然后可以位于第一处理区域518。由于转移腔室506和第一腔室510被维持在真空环境中，所以当在加载闭锁腔室504中提供真空环境之后，衬底110可以在真空环境被维持在处理系统500中的同时从加载闭锁腔室504被转移进入第一腔室510。

硅覆盖层(例如图1C中的136)可以在第一腔室510中被形成在衬底110上。当第一腔室510是LPCVD腔室时，包含氢原子的硅前驱体(例如图1C中的SP)或者氢分子H2和硅前驱体SP两者可以从第一源512供给到第一处理区域518。

参考图18C，衬底110可以从第一腔室510被转移至第二腔室520，然后可以位于第二处理区域528。由于转移腔室506、第一腔室510和第二腔室520被维持在真空环境，所以在处理系统500中维持真空环境同时，衬底110可以从第一腔室510被转移至第二腔室520。

在第二腔室520中，位于衬底110上的硅覆盖层(例如图1C中的136)中包含的氢原子HA可以被至少部分地去除。当第二腔室520是UV腔室时，UV辐射线(例如图1D中的RD)可以从第二源522被供给到第二处理区域528。此外，当位于第二处理区域528中的衬底110暴露于UV辐射线RD的同时，第一温度(例如图1D中的T1)的环境可以被提供给第二腔室520或第二处理区域528。

通过在第一温度T1的环境中将硅覆盖层136暴露于UV辐射线RD，包含在硅覆盖层136中的氢原子HA可以被至少部分地去除。第一温度T1范围可以从例如大约300℃到大约600℃。UV辐射线RD可以具有例如大约380nm或更短的波长。在一些实施方式中，UV辐射线RD可以具有大约280nm到大约380nm的波长。

此后，衬底110可以经由加载闭锁腔室504被转移至处理系统500的外部，且后续工艺可以被执行。

因此，由于在被维持在真空环境中的处理系统500的第一和第二腔室510和520中硅覆盖层136被形成在衬底110上并且被暴露于UV辐射线RD，所以形成硅覆盖层136的工艺和将硅覆盖层136暴露于UV辐射线RD的工艺可以在维持真空环境的同时(即无真空中断地)被执行。

图19是示出用于根据示例实施方式的制造半导体器件的方法的处理系统500a的示意图。在图19中，相同的附图标记用于指代与图17到18C中相同的元件，其详细描述被省略。

参考图19，用于制造半导体器件的方法的处理系统500a可以包括衬底台502、加载闭锁腔室504、第一腔室510、第二腔室520和第三腔室530。第一腔室510、第二腔室520和第三腔室530中的每个可以是处理腔室。例如，第一腔室510可以是LPCVD腔室，第二腔室520可以是UV腔室，第三腔室530可以是RTA腔室。

如参考图18A到18C所述，包含在盒子10中的衬底(例如图18A中的110)可以被转移至处理系统500a的加载闭锁腔室504。在衬底110被转移至加载闭锁腔室504后，加载闭锁腔室504可以与外部隔离，并且可以在加载闭锁腔室504中形成真空环境。当真空环境被形成在加载闭锁腔室504中后，衬底110可以从加载闭锁腔室504被转移进第一腔室510。在第一腔室510中，硅覆盖层(例如图1C中的136)可以被形成在衬底110上。

此后，衬底110可以从第一腔室510被转移进入第二腔室520，然后位于第二处理区域528中。在第二腔室520中，包含在位于衬底110上的硅覆盖层(参考图1C中的136)中的氢原子HA可以被至少部分地去除。

此后，衬底110可以从第二腔室520被转移进入第三腔室530，然后位于第三处理区域538。RTA工艺可以在第三腔室530中如参考图1E所述地对衬底110执行。

由于转移腔室506、第一腔室510、第二腔室520和第三腔室530被维持在真空环境中，所以衬底110可以在处理系统500a中维持真空环境的同时，从第一腔室510被转移进入第二腔室520或从第二腔室520被转移进入第三腔室530。

因此，在被维持在真空环境中的处理系统500a的第一、第二和第三腔室510、520和530中，硅覆盖层136可以被形成在衬底110上并且可以被暴露于UV辐射线RD，并且RTA工艺可以被执行。因此，形成硅覆盖层136的工艺、将硅覆盖层136暴露于UV辐射线RD的工艺和RTA工艺可以在维持真空环境的同时(即无真空中断地)被执行。

在一些实施方式中，在处理系统500a中，衬底110可以从第一腔室510被转移进入第三腔室530或者从第三腔室530被转移进入第二腔室520。因此，如参考图2A和2B所述，在RTA工艺被执行后，将硅覆盖层136暴露于UV辐射线RD的工艺可以被执行。

图20是根据示例实施方式的制造半导体器件的方法的流程图。具体地，图20是通过利用参考图17或19描述的处理系统的，参考图1A到1G或图3A和3B描述的制造半导体器件的方法的流程图。

参考图20且再参考图1A到1G、3A、3B、17和19，衬底110可以被准备(方框100)，并且栅绝缘膜120可以被形成在衬底110上(方框210)。此后，含金属层(例如图1A中的第一含金属层132)可以被形成在栅绝缘膜120上(方框220)。通过将所述含金属层暴露于含氧气氛中，所述含金属层的至少一部分可以被氧化以形成含氧含金属层(例如图1B中第二含金属层134)(方框222)。

其上形成含金属层134的衬底110可以被转移至处理系统500(或500a)(方框230)。在处理系统500(或500a)中，衬底110可以被转移进入第一腔室510，从而包含氢原子HA的硅覆盖层136可以被形成在衬底110上(方框232)。此后，衬底110可以从第一腔室510被转移进入第二腔室520，并且硅覆盖层136可以在第一温度T1的环境被暴露于UV辐射线RD持续第一持续时间，使得包含在硅覆盖层136中的氢原子HA可以被至少部分地去除(方框234)。

由于在被维持在真空环境中的处理系统500(或500a)的第一和第二腔室510和520中硅覆盖层136被形成在衬底110上并且被暴露于UV辐射线RD，所以形成硅覆盖层136的工艺和将硅覆盖层136暴露于UV辐射线RD的工艺可以在维持真空环境的同时被执行。

衬底110可以从第二腔室520被转移进入第三腔室530，并且RTA工艺可以通过在第二温度T2下施加热RT持续第二持续时间来对衬底110执行(方框236)。

当图17中示出的处理系统500被使用时，第三腔室530可以是与处理系统500分离的附加处理系统中包括的腔室。

当图19中示出的处理系统500a被使用时，第三腔室530可以是处理系统500a中包括的腔室。在这种情况下，在被维持在真空环境中的处理系统500a的第一、第二和第三腔室510、520和530中，硅覆盖层136可以被形成在衬底110上并且被暴露于UV辐射线RD，并且RTA工艺可以被执行。因此，形成硅覆盖层136的工艺、将硅覆盖层136暴露于UV辐射线RD的工艺和RTA工艺可以在维持真空环境的同时被执行。

硅覆盖层138可以被去除，并且含金属层(例如图1B中的第二含金属层134)的至少一部分可以被去除(方框260)。栅电极140(或者142)可以被形成(方框270)。

图21是根据示例实施方式的制造半导体器件的方法的流程图。具体地，图21是通过利用参考图19描述的处理系统的，如参考图2A和2B所述的制造半导体器件的方法的流程图。在图21中，相同的附图标记用于指代如图20中相同的元件，其详细描述被省略。

参考图21和图2A、2B和19，在处理系统500a的第一腔室510中，包含氢原子HA的硅覆盖层136可以被形成在衬底110上(方框232)。衬底110可以从第一腔室510被转移进入第三腔室530，并且可以通过在第二温度T2下施加热RT持续第二持续时间来对衬底110执行RTA工艺(方框234a)。

此后，衬底110可以从第三腔室530被转移进入第二腔室520，并且硅覆盖层138可以在第一温度T1的环境中被暴露于UV辐射线RD持续第一持续时间使得硅覆盖层138中包含的氢原子HA可以被至少部分地去除(方框236a)。

在被维持在真空环境中的处理系统500a的第一、第二和第三腔室510、520和530中，硅覆盖层136可以被形成在衬底110上并且可以被暴露于UV辐射线RD，并且RTA工艺可以被执行。于是，形成硅覆盖层136的工艺、将硅覆盖层136暴露于UV辐射线RD的工艺和RTA工艺可以在维持真空环境的同时被执行。

图22是根据示例实施方式的电子系统2000的框图。

参考图22，电子系统2000可以包括控制器2010、输入/输出(I/O)设备2020、存储器2030和接口2040，它们可以经由总线2050彼此连接。

控制器2010可以包括微处理器(MP)、数字信号处理器(DSP)和与其类似的处理器中的至少一种。I/O设备2020可以包括小键盘、键盘和显示设备中的至少一种。存储器2030可以用于存储由控制器2010执行的指令。例如，存储器2030可以用于存储用户数据。

电子系统2000可以是无线通信设备或者能够发送和/或接收信息的设备。在电子系统2000中，接口2040可以包括无线接口以通过无线通信网络发送/接收数据。接口2040可以包括天线和/或无线收发器。在一些实施方式中，电子系统2000可以被用于第三代通信系统的通信接口协议，例如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电子系统2000可以包括通过使用根据本发明构思的示例实施方式的制造半导体器件的方法和在本发明构思的范围内修改和改变的各种方法制造的半导体器件中的至少一种。

以上公开的主题将被认为是示范性的，并非限制性的，并且所附权利要求意于涵盖落入本发明构思的真实精神和范围内的所有这样的修改、提高和其他实施方式。因此，在法律允许的最大程度上，所述范围将由对所附权利要求及其等价物的最宽可允许的解释确定，并且不应当被以上详细描述约束或限制。

本申请要求享有2015年8月25日在韩国知识产权局提交的韩国专利申请第10-2015-0119815号的优先权，其公开通过全文引用合并于此。