半导体装置的制造方法与流程

本申请案享有以日本专利申请案2015-173209号(申请日：2015年9月2日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置的制造方法。

背景技术：

存在具有n型半导体区域与p型半导体区域交替设置的超级结构造(以下称为SJ构造)的半导体装置。通过设置SJ构造，能够提高半导体装置的耐电压。此时，n型半导体区域所含的n型杂质量与p型半导体区域所含的p型杂质量的差越小，越能提高半导体装置的耐电压。

技术实现要素：

本发明的实施方式提供一种能够减小n型半导体区域所含的n型杂质量与p型半导体区域所含的p型杂质量的差的半导体装置的制造方法。

实施方式的半导体装置的制造方法具有：形成第1开口的步骤；离子注入第2导电型的杂质的步骤；及形成第2导电型的第3半导体层的步骤。

在形成所述第1开口的步骤中，在设置在第1导电型的第1半导体层之上的第1导电型的第2半导体层形成第1开口，该第1开口沿相对于从所述第1半导体层朝向所述第2半导体层的第1方向垂直的所述第2方向延伸，且在相对于所述第1方向及所述第2方向垂直的第3方向上，上部的尺寸比下部的尺寸长。

在所述离子注入步骤中，对所述第1开口的所述下部的侧面离子注入第2导电型的杂质。

在形成所述第3半导体层的步骤中，在所述第1开口的内部形成所述第3半导体层。

附图说明

图1是表示使用第1实施方式的半导体装置的制造方法制造的半导体装置的一部分的立体剖视图。

图2A及B是表示第1实施方式的半导体装置的制造方法的步骤剖视图。

图3A及B是表示第1实施方式的半导体装置的制造方法的步骤剖视图。

图4A及B是表示第1实施方式的半导体装置的制造方法的步骤剖视图。

图5A及B是表示第1实施方式的变形例的半导体装置的制造方法的步骤剖视图。

图6A及B是表示第2实施方式的半导体装置的制造方法的步骤剖视图。

图7A及B是表示第2实施方式的半导体装置的制造方法的步骤剖视图。

具体实施方式

以下，一面参照附图一面对本发明的各实施方式进行说明。

此外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实际情况相同。另外，即便在表示相同部分的情况下，也会存在相互的尺寸或比率根据附图而不同地表示的情况。

另外，在本申请案的说明书及各图中，对与已经说明的要素相同的要素标注相同符号，并适当省略详细说明。

在各实施方式的说明中使用XYZ正交坐标系统。将从n⁺型漏极区域8朝向n^-型半导体区域1的方向设为Z方向(第1方向)，将垂直于Z方向且相互正交的两个方向设为X方向(第3方向)及Y方向(第2方向)。

在以下的说明中，n⁺、n^-及p⁺、p、p^-的表记表示各导电型中的杂质浓度的相对高低。即，标有“+”的表记表示较未标有“+”及“-”的任一者的表记而杂质浓度相对较高，标有“-”的表记表示较未标有任何标记的表记而杂质浓度相对较低。

关于以下所说明的各实施方式，也可使各半导体区域的p型与n型反转而实施各实施方式。

(第1实施方式)

图1是表示使用第1实施方式的半导体装置的制造方法制造的半导体装置100的一部分的立体剖视图。

半导体装置100例如是MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。

如图1所示，半导体装置100具有n⁺型(第1导电型)漏极区域8、n^-型半导体区域1、n^-型半导体区域2、p型(第2导电型)半导体区域3、p^-型半导体区域4、p型基极区域5、n⁺型源极区域6、p⁺型接点区域7、栅极电极10、栅极绝缘层11、漏极电极30、及源极电极31。

漏极电极30设置在半导体装置100的下表面。

n⁺型漏极区域8设置在漏极电极30之上，且与漏极电极30电连接。

n^-型半导体区域1设置在n⁺型漏极区域8之上。

n^-型半导体区域2设置在n^-型半导体区域1的一部分之上。

p型半导体区域3设置在n^-型半导体区域1的另一部分之上。

p^-型半导体区域4设置在p型半导体区域3之上。p^-型半导体区域4的X方向上的长度比p型半导体区域3的X方向上的长度长。

n^-型半导体区域2、p型半导体区域3、及p^-型半导体区域4沿Y方向延伸。另外，在X方向上设置着多个n^-型半导体区域2。p型半导体区域3及p^-型半导体区域4设置在n^-型半导体区域2彼此之间。

通过在X方向上交替地设置n^-型半导体区域2与p型半导体区域3及p^-型半导体区域4而形成SJ构造。

此外，n^-型半导体区域1及n^-型半导体区域2可为设置在一个半导体层中的区域，也可为设置在互不相同的半导体层中的区域。另外，n^-型半导体区域1中的n型杂质浓度与n^-型半导体区域2中的n型杂质浓度也可不同。

在n^-型半导体区域2及p^-型半导体区域4之上设置着p型基极区域5。n⁺型源极区域6及p⁺型接点区域7选择性地设置在p型基极区域5之上。

栅极电极10在X方向上与p型基极区域5并排。在栅极电极10与n^-型半导体区域2、p型基极区域5、及n⁺型源极区域6的各者之间设置着栅极绝缘层11。

p型基极区域5、n⁺型源极区域6、p⁺型接点区域7、及栅极电极10在X方向上设置着多个，且分别沿Y方向延伸。

源极电极31设置在半导体装置100的上表面，且位于n⁺型源极区域6及p⁺型接点区域7之上。源极电极31与n⁺型源极区域6及p⁺型接点区域7电连接。另外，在源极电极31与栅极电极10之间设置着栅极绝缘层11，这些电极电分离。

在对漏极电极30施加相对于源极电极31为正电压的状态下，对栅极电极10施加阈值以上的电压，由此MOSFET成为接通状态。此时，在p型基极区域5中，在栅极绝缘层11附近形成通道(反转层)。通过n⁺型源极区域6注入的电子通过该通道，且流过 n^-型半导体区域2及n^-型半导体区域1而从漏极电极30排出。

当MOSFET为断开状态，且相对于源极电极31而对漏极电极30施加正电压时，耗尽层从n^-型半导体区域2与p型半导体区域3的pn结及n^-型半导体区域2与p^-型半导体区域4的pn结朝各个半导体区域扩散。通过从pn结扩散的该耗尽层而能够提高半导体装置的耐电压。

接下来，使用图2～图4对第1实施方式的半导体装置的制造方法进行说明。

图2～图4是表示第1实施方式的半导体装置的制造方法的步骤剖视图。

首先，在n⁺型半导体层8a(第1半导体层)之上形成n^-型半导体层1a(第2半导体层)。然后，在n^-型半导体层1a之上形成绝缘层IL1。其次，在绝缘层IL1之上形成光阻层PR并进行图案化。将经图案化的光阻层PR用作掩模，通过RIE(Reactive Ion Etching，反应性离子蚀刻)法如图2A所示般在绝缘层IL1形成开口OP1(第2开口)。开口OP1沿Y方向延伸。另外，开口OP1的宽度W1(X方向上的尺寸)比开口OP1彼此之间的距离短。

其次，将光阻层PR及绝缘层IL1用作掩模，如图2B所示般在n^-型半导体层1a形成开口OP2(第1开口)。

开口OP2沿Y方向延伸。开口OP2的下部的宽度(X方向上的尺寸)比宽度W1窄。开口OP2的上部的宽度比宽度W1宽。开口OP2具有第1侧面S1及第2侧面S2。第1侧面S1位于比第2侧面S2更靠上方。第2侧面S2相对于n⁺型半导体层8a的斜度比第1侧面S1相对于n⁺型半导体层8a的斜度大。即，第2侧面S2与X-Y面之间的角度比第1侧面S1与X-Y面之间的角度大。第1侧面S1相对于n⁺型半导体层8a的斜度及第2侧面S2相对于n⁺型半导体层8a的斜度为45度以上。

开口OP2例如通过如下方法形成，即，在对n^-型半导体层1a进行利用CDE(Chemical Dry Etching，化学干式蚀刻)法的各向同性蚀刻之后，进行利用RIE法的各向异性蚀刻。此时，以如下方式形成开口OP2，即，使形成着第1侧面S1的部分的宽度的至少一部分比宽度W1宽，使形成着第2侧面S2的部分的宽度的至少一部分比宽度W1窄。

在图2B所示的例子中，形成着第1侧面S1的部分的宽度比宽度W1宽，形成着第2侧面S2的部分的宽度的一部分比宽度W1窄。在图2B所示的例子中，形成着第1侧面S1的部分的Z方向上的尺寸D1比形成着第2侧面S2的部分的Z方向上的尺寸D2短。

然后，通过开口OP1对n^-型半导体层1a离子注入p型杂质。此时，因为开口OP2的上部的宽度比开口OP1的宽度宽，所以p型杂质主要被离子注入至开口OP2的下部。例如，在图2B所示的构造的情况下，p型杂质被离子注入至开口OP2的底面及第2侧 面S2的下方。

其次，去除光阻层PR，使p^-型半导体层3a外延生长而埋入开口OP2。因为在之前的步骤中对开口OP2的下部选择性地进行离子注入，所以在开口OP2的上部形成着p^-型半导体区域4a。与此相对，在开口OP2的下部形成着p型半导体区域3。进而，此时，p型半导体区域3具有第1部分P1、及p型杂质浓度比第1部分P1高的第2部分P2。这是因为：在之前的步骤中，对开口OP2的底部及侧壁进行离子注入，p型半导体区域3的外侧的p型杂质浓度变得比中心的p型杂质浓度高。

继而，将绝缘层IL1用作挡止体，通过CMP(Chemical Mechanical Polishing，化学机械研磨)法研磨p^-型半导体层3a的上表面。继而，去除绝缘层IL1，对p^-型半导体层3a的上表面进行蚀刻，由此使p^-型半导体层3a的上表面平坦化。将此时的情况示于图3A。

然后，对n^-型半导体层1a的表面及p^-型半导体区域4a的表面离子注入p型杂质而使其活化，由此形成p型基极区域5(第1半导体区域)。此时，p^-型半导体区域4a中的除p型基极区域5以外的区域相当于图1所示的p^-型半导体区域4。另外，位于p型半导体区域3彼此之间及p^-型半导体区域4彼此之间的n^-型半导体层1a的一部分相当于图1所示的n^-型半导体区域2。

然后，形成贯通p型基极区域5且到达n^-型半导体层1a的开口OP3(第3开口)。其次，通过热氧化而如图3B所示般，沿开口OP3的内壁及p型基极区域5的表面形成绝缘层IL2(第1绝缘层)。

然后，在绝缘层IL2之上，通过CVD(Chemical Vapor Deposition，化学气相沉积)法形成埋入开口OP3的导电层。其次，对该导电层的上表面进行蚀刻而使其后退，由此在各个开口OP3的内部形成栅极电极10。

然后，对p型基极区域5的表面的一部分离子注入n型杂质。其次，对p型基极区域5的表面的另一部分离子注入p型杂质而使其活化，由此形成n⁺型源极区域6(第2半导体区域)及p⁺型接点区域7。其次，在绝缘层IL2之上形成覆盖栅极电极10的绝缘层IL3。

然后，以使n⁺型源极区域6及p⁺型接点区域7露出的方式将绝缘层IL2及IL3图案化。通过该步骤而形成图1所示的栅极绝缘层11。其次，在n⁺型源极区域6及p⁺型接点区域7之上形成覆盖栅极绝缘层11的金属层。将该金属层图案化，由此如图4B所示般形成源极电极31。

然后，研磨n⁺型半导体层8a的背面直到n⁺型半导体层8a成为特定的厚度为止。之 后，在经研磨的n⁺型半导体层8a的背面形成金属层而形成漏极电极30，由此获得图1所示的半导体装置100。

在所述制造方法中，用以使各半导体区域所含的杂质活化的热处理，可在每次进行用以形成各半导体区域的离子注入时执行，也可在多次进行离子注入步骤之后一次性执行。在形成p型半导体区域3、p^-型半导体区域4、及p型基极区域5时进行的热处理，也可例如与用以形成绝缘层IL2的热氧化的步骤同时进行。即，也可通过形成绝缘层IL2时的热处理而使杂质活化。

在所述制造方法中，在形成p型基极区域5之后形成开口OP3，其后形成n⁺型源极区域6及p⁺型接点区域7。然而，并不限于此，也可在形成开口OP3之后形成p型基极区域5、n⁺型源极区域6、及p⁺型接点区域7，也可在形成这些半导体区域之后形成开口OP3。关于这些半导体区域的形成顺序，也能够适当进行变更。

此处，对本实施方式的制造方法中的各构成要素的材料的一例进行说明。

n⁺型半导体层8a、n^-型半导体层1a、及p^-型半导体层3a含有硅、碳化硅、氮化镓、或砷化镓作为半导体材料。

作为n型杂质，可使用砷、磷、或锑。

作为P型杂质，可使用硼。

绝缘层IL1～IL3含有氧化硅等绝缘材料。

埋入至开口OP3的内部的导电层含有多晶硅等导电材料。

用以形成漏极电极30及源极电极31的金属层含有铝等金属材料。

接下来，对本实施方式的制造方法的效果进行说明。

如已经叙述般，通过设置SJ构造而能够提高半导体装置的耐电压。针对形成SJ构造的n型半导体区域与p型半导体区域，各个区域中的杂质量的差越小则越能提高耐电压。

SJ构造能够通过在n^-型半导体层形成开口，且将p型半导体层埋入至该开口而形成。开口的上部的半导体层的成膜速度比开口的下部的成膜速度快。因此，如果在开口的下部被半导体层埋入之前开口的上部被堵塞，那么会形成孔隙。为了降低形成孔隙的可能性，较理想为使开口的上部的宽度比开口的下部的宽度宽。

然而，在使开口的上部的宽度比开口的下部的宽度宽，且在该开口的内部形成着p型半导体区域的情况下，p型半导体区域的上部的体积会变得比下部的体积大。因此，在设置在开口的内部的p型半导体区域的p型杂质浓度在Z方向上相同的情况下，p型半导体区域的上部的p型杂质量变得比下部的p型杂质量多。

因此，为了提高半导体装置的耐电压，较理想为使p型半导体区域的下部的p型杂质浓度比上部的p型杂质浓度高。

针对该方面，在本实施方式的制造方法中，通过开口OP1对开口OP2的下部选择性地离子注入p型杂质，其后，利用p^-型半导体层3a埋入开口OP2。通过采用这种方法，能够在开口OP2的下部形成p型半导体区域3，且在开口OP2的上部形成p^-型半导体区域4a。

即，根据本实施方式的制造方法，即便在开口OP2的上部的宽度比下部的宽度宽的情况下，也能够使p型半导体区域的下部的p型杂质浓度比上部的p型杂质浓度高，从而减小p型半导体区域的上部的p型杂质量与下部的p型杂质量的差。其结果，能够降低形成孔隙的可能性，并且提高半导体装置的耐电压。

在本实施方式的制造方法中，较理想为以使形成着第2侧面S2的部分的宽度的至少一部分变得比宽度W1窄的方式形成开口OP2。通过形成这种构造的开口OP2，当通过开口OP1离子注入p型杂质时，除将离子注入至开口OP2的底面以外，还将离子注入至第2侧面S2的至少一部分。通过对第2侧面S2离子注入p型杂质，与仅将p型杂质离子注入至底面的情况相比，能够减小p型半导体区域的上部的p型杂质量与下部的p型杂质量的差。

因为第1侧面S1相对于n⁺型半导体层8a的斜度比第2侧面S2相对于n⁺型半导体层8a的斜度小，所以如果尺寸D1变长，那么p^-型半导体层3a的上部的体积增加。

因此，在本实施方式的制造方法中，较理想为以使尺寸D1变得比尺寸D2短的方式形成开口OP2。通过使尺寸D1比尺寸D2短，与尺寸D1比尺寸D2长的情况相比，能够减小p型半导体区域的上部的p型杂质量与下部的p型杂质量的差。

形成在第1侧面S1之上的p型半导体区域的体积比形成在第2侧面S2之上的p型半导体区域的体积大。因此，为了更进一步减小p型半导体区域的上部的p型杂质量与下部的p型杂质量的差，较理想为使形成着第1侧面S1的部分的宽度及形成着第2侧面S2之部分的宽度的一部分比宽度W1宽。即，较理想为对开口OP2的底部及第2侧面S2的下方选择性地离子注入p型杂质。

(第1变形例)

在图1所示的半导体装置100及图2～图4所示的半导体装置的制造方法中，说明了对栅极电极10设置在开口OP3的内部的沟槽栅极型MOSFET应用本实施方式的发明的情况。

本实施方式的发明并不限于沟槽栅极型MOSFET，也可应用于在半导体层的上表面 之上设置着栅极电极的平面栅极型MOSFET。

使用图5对该情况的一例进行说明。

图5是表示第1实施方式的变形例的半导体装置的制造方法的步骤剖视图。

首先，进行与图2A～图3A所示的步骤相同的步骤，形成p型半导体区域3及p^-型半导体区域4a。然后，对p^-型半导体区域4a的表面离子注入用以形成p型基极区域5的p型杂质。其次，对离子注入有p型杂质的区域的表面，依次离子注入用以形成源极区域的n型杂质及用以形成接点区域的p型杂质。继而，通过进行热氧化而使离子注入的杂质活化，并且在n^-型半导体层1a及p^-型半导体层3a之上形成绝缘层IL2。将此时的情况示于图5A。绝缘层IL2是以覆盖n^-型半导体层1a、p型基极区域5、n⁺型源极区域6、及p⁺型接点区域7的方式而形成。

其次，在绝缘层IL2之上形成导电层，并将该导电层图案化。通过该步骤，形成介隔绝缘层IL2而与n^-型半导体层1a、p型基极区域5、及n⁺型源极区域6对向的栅极电极10。

然后，在绝缘层IL2之上形成覆盖栅极电极10的绝缘层IL3。其次，将绝缘层IL2及IL3图案化，如图5B所示般，使n⁺型源极区域6及p⁺型接点区域7露出。其后，与图4B以后的步骤同样地形成源极电极31及漏极电极30，由此获得平面栅极型半导体装置。

在平面栅极型半导体装置的制造中，通过使用本实施方式的制造方法，也能够降低形成孔隙的可能性并且提高半导体装置的耐电压。

(第2实施方式)

使用图6及图7对第2实施方式的半导体装置的制造方法进行说明。

图6及图7是表示第2实施方式的半导体装置的制造方法的步骤剖视图。

首先，进行与图2A及图2B所示的步骤相同的步骤，在n^-型半导体层1a形成开口OP2。其次，通过湿式蚀刻法而选择性地对光阻层PR的一部分及绝缘层IL1的一部分进行蚀刻。通过该步骤，如图6A所示般去除光阻层PR及绝缘层IL1的覆盖着开口OP2的部分。

然后，在配置着n⁺型半导体层8a及n^-型半导体层1a的空间中，通过形成含有p型杂质的气体的等离子体而使p型杂质沉积于开口OP2的内壁。通过该步骤，如图6B所示般形成含有p型杂质的杂质层9。

然后，形成稀有气体的等离子体，并且对n⁺型半导体层8a施加电压而引入稀有气体离子。此时，将进行处理的空间设定为第1压力。第1压力比下述的第2压力低。

在压力较低的空间中，离子的平均自由行程变长，在空间中移动的离子的能量变大。因此，朝向n⁺型半导体层8a引入的离子碰撞于开口OP2的内壁而溅镀杂质层9。

离子碰撞时的溅镀率在离子的入射角度为45度～60度左右变得最大，随着入射角度接近0度或90度而变小。如在第1实施方式中所述般，第1侧面S1相对于n⁺型半导体层8a的斜度及第2侧面S2相对于n⁺型半导体层8a的斜度均为45度以上，第2侧面S2相对于n⁺型半导体层8a的斜度比第1侧面S1相对于n⁺型半导体层8a的斜度大。因此，离子对第1侧面S1的溅镀率变得比离子对第2侧面S2的溅镀率大。

其结果，如图7A所示，形成在第1侧面S1之上的杂质层9的膜厚变得比形成在第2侧面S2之上的杂质层9的膜厚薄。或者，去除形成在第1侧面S1之上的杂质层9。

然后，维持形成着稀有气体的等离子体的状态，将进行处理的空间的压力设为比第1压力高的第2压力，并且减小对n⁺型半导体层8a施加的电压。

也可在进行图7A所示的步骤之后，使稀有气体的等离子体消失，在将处理空间设定为第2压力之后，再次形成稀有气体的等离子体。也可在进行图7A所示的步骤之后，停止对n⁺型半导体层8a施加电压，在形成稀有气体的等离子体之后，再次开始对n⁺型半导体层8a施加电压。

在压力较高的空间中，离子的平均自由行程变短，在空间中移动的离子的能量变小。因此，即便在离子碰撞于开口OP2的侧面的情况下，也难以溅镀杂质层9，与离子碰撞的杂质被压入至n^-型半导体层1a中。即，通过对n^-型半导体层1a表面压入杂质，而进行向n^-型半导体层1a表面的离子注入。

然后，去除光阻层PR，形成p^-型半导体层3a而埋入开口OP2。继而，研磨p^-型半导体层3a的上表面。其次，去除绝缘层IL1而使p^-型半导体层3a的上表面平坦化。其次，进行热处理，由此如图7B所示般，形成p型半导体区域3及p^-型半导体区域4a。另外，此时，与图3A同样地，在p型半导体区域3形成着第1部分P1及p型杂质浓度比第1部分P1高的第2部分P2。

其后，进行与图4A及图4B相同的步骤，形成栅极电极10、n⁺型源极区域6、p⁺型接点区域7、源极电极31、及漏极电极30等，由此获得半导体装置。

在所述实施方式的制造方法中，作为含有p型杂质的气体，例如可使用二硼烷(B₂H₆)、三氟化硼(BF₃)、三氯化硼(BC1₃)、三溴化硼(BBr₃)等。

作为稀有气体，可使用含有氦气、氖气、氩气、氪气、及氙气中的至少一种的气体。

在本实施方式的制造方法中，在使形成在第1侧面S1之上的杂质层9的膜厚比形成在第2侧面S2之上的杂质层9的膜厚薄之后，使离子碰撞于杂质层9，由此对n^-型半 导体层1a进行离子注入。

根据本实施方式的制造方法，与第1实施方式的制造方法同样地，能够使p型半导体区域的下部的p型杂质浓度比上部的p型杂质浓度高。

即，根据本实施方式的制造方法，也能够降低形成孔隙的可能性，并且提高半导体装置的耐电压。

关于以上所说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如可使用SCM(Scanning Capacitance Microscope，扫描型静电电容显微镜)进行确认。此外，各半导体区域中的载流子浓度可视为与在各半导体区域中活化的杂质浓度相等。因此，关于各半导体区域之间的载流子浓度的相对高低，也可使用SCM进行确认。

另外，关于各半导体区域中的杂质浓度，例如可通过SIMS(Secondary Ion Mass Spectrometry，二次离子质谱法)进行测定。

以上虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出者，并非意在限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且可在不脱离发明的主旨的范围内，进行各种省略、替换、变更。关于实施方式所包含的例如n^-型半导体区域1、n^-型半导体层1a、n^-型半导体区域2、p型半导体区域3、p^-型半导体层3a、p^-型半导体区域4、p型基极区域5、n⁺型源极区域6、p⁺型接点区域7、n⁺型漏极区域8、n⁺型半导体层8a、杂质层9、栅极电极10、栅极绝缘层11、漏极电极30、源极电极31、绝缘层IL1～IL3、光阻层PR等各要素的具体构成，业者可从公知的技术中适当选择。这些实施方式或其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。另外，所述各实施方式可相互组合而实施。