半导体芯片、半导体晶圆及制造方法与流程

本发明涉及微电子、半导体制造方法领域，具体而言，涉及半导体芯片、半导体晶圆及制造方法。

背景技术：

在半导体晶圆正面上制作完成功能器件后，为了实现或达到更好的器件性能，可能还会在半导体晶圆的背面上进行减薄、通孔刻蚀、背面金属化等工艺，之后通过划片和裂片等工艺，把半导体晶圆上的功能器件分隔成多颗独立的半导体芯片。

为了将单颗半导体芯片应用于电路板上，一般还会将单颗半导体芯片固定于封装管壳的装配板上对其进行封装，然后使用在电路中。芯片中的应力变化会伴随在半导体晶圆和芯片的制造、使用过程中，芯片中的应力如果处理不当，就会导致诸多问题，比如：半导体晶圆的翘曲，半导体晶圆的裂纹或破碎，导致器件良率的下降，使半导体器件受到损伤甚至失效，还会在芯片中产生裂纹或其他缺陷，产生影响器件性能的正常发挥或导致芯片损毁等问题。

技术实现要素：

有鉴于此，本发明提供了一种半导体芯片，能够解决芯片制造过程中中产生的应力变化导致的缺陷问题。

本发明提供的技术方案如下：

一种半导体芯片，所述半导体芯片包括基底、基于所述基底一侧制作 的半导体层、以及从所述基底另一侧开设的至少一应力槽。

优选地，所述基底包括衬底片以及设置于该衬底片上的外延层，所述半导体层制作于所述外延层上，所述应力槽位于所述衬底片中且所述应力槽的深度小于或等于该衬底片的厚度。

优选地，所述基底包括衬底片以及设置于该衬底片上的外延层，所述半导体层制作于所述外延层上，所述应力槽贯穿该衬底片并延伸到外延层，所述应力槽的深度大于所述衬底片的厚度且小于或等于衬底片和外延层的厚度之和。

优选地，所述基底包括衬底片以及设置于该衬底片上的外延层，所述半导体层制作于所述外延层上，所述应力槽贯穿该衬底片并延伸到外延层，所述应力槽的深度大于所述衬底片的厚度且小于或等于衬底片和外延层的厚度之和。

优选地，所述应力槽贯穿所述基底并延伸到所述半导体层或贯穿所述半导体层。

优选地，所述应力槽在所述半导体芯片上排成一行或多行。

优选地，所述应力槽为孔或沟道。

优选地，所述应力槽靠近所述半导体芯片的边缘。

优选地，所述应力槽的侧壁与所述衬底片平面的夹角小于、等于或大于90度。

优选地，所述半导体层上开设有位于所述半导体芯片一侧的通孔，所述应力槽位于所述半导体芯片上与所述通孔相对的另一侧。

优选地，所述应力槽的形状为圆形、椭圆形、月牙形、圆弧形或其组合。

本发明还提供了一种半导体晶圆，包括相互间隔设置的多个上述半导体芯片。

本发明还提供了一种半导体芯片的制造方法，该方法包括：

基于一基底制作半导体层；及

从所述基底远离所述半导体层的一侧开设至少一应力槽。

进一步地，所述基底包括衬底片，该方法在开设所述应力槽之前或之后还包括：

对所述衬底片减薄的步骤。

进一步地，该方法还包括：

在所述应力槽中填充导热材料和弹性材料中的至少一种。

在本发明中，通过在基底的一侧开设至少一应力槽，在半导体芯片的制造过程中，半导体芯片中产生的应力可以通过应力槽得到减小、缓冲或者释放，避免由于应力的变化导致半导体芯片产生裂纹、崩边、翘曲、变形或者其他缺陷，减少半导体芯片的碎片率，提高半导体芯片上器件或电路的良率，节约生产成本。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普 通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了本发明较佳实施例所提供的半导体芯片的立体结构示意图。

图2a示出了本发明较佳实施例所提供的半导体晶圆的平面示意图。

图2b示出了本发明较佳实施例所提供的半导体晶圆的另一种平面示意图。

图3为图1所示的半导体芯片的剖面结构示意图。

图4为图1所示的半导体芯片的另一种剖面结构示意图。

图5a至5k是本发明较佳实施例中所述半导体芯片上不同形状的应力槽的示意图。

图6至图9示出了本发明较佳实施例中所述半导体芯片上不同深度的应力槽的示意图。

图10示出了本发明较佳实施例中所述半导体芯片上的应力槽与基底一表面的角度关系示意图。

图11示出了本发明较佳实施例中所述半导体芯片上的应力槽与开设通孔的位置示意图。

图12是本发明较佳实施例中半导体芯片的制造方法的工艺流程示意图。

其中，附图标记汇总如下：

半导体芯片100；半导体晶圆200；基底101；半导体层102；应力槽103；通孔104；衬底片1011；外延层1012。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

如图1所示，本发明较佳实施例提供的一种半导体芯片100包括基底101、基于基底101一侧制作的半导体层102以及从基底另一侧开设的至少一应力槽103。如图2a所示，本发明实施例中，所述半导体芯片100位于半导体晶圆200中，该半导体晶圆200包括多个间隔设置的所述半导 体芯片100。图2a中的半导体晶圆200在相邻的半导体芯片100之间设置了划片道。如图2b所示，半导体晶圆200上的半导体芯片100还可以不设置划片道，可以充分利用半导体晶圆200的面积。

本实施例中，所述基底101可以包括衬底片1011和设置于衬底片1011上的外延层1012，半导体层102制作于外延层1012上。半导体层102位于外延层1012远离衬底片1011的一侧，应力槽103从衬底片1011远离外延侧的一侧开设。在本申请的一种实施方式中，应力槽103开设在衬底片1011中，并且，应力槽103的深度小于或等于衬底片1011的厚度，即应力槽103全部位于衬底片1011中。例如图3所示，应力槽103的深度小于衬底片1011的厚度。又如图4所示，应力槽103的深度也可以等于衬底片1011的厚度。

如图5a至图5g所示，本申请实施例中的应力槽103可以是孔，也可以是沟道。在一个半导体芯片100中的应力槽103的数量可以设置多个，并且应力槽103的形状可以相同，也可以不同。应力槽103的形状可以是圆形、椭圆形、月牙形或者圆弧形，也可以是矩形等。如图5h所示，应力槽在半导体芯片上的分布可以对称分布，也可以呈不对称分布。如图5i和图5j所示，一个半导体芯片上的应力槽的形状可以是多样的。如图5k所示，半导体芯片上的应力槽可以排列成多行。应力槽103在基底101中的分布可以根据实际情况确定。例如，采用具有圆弧边的应力槽可以分散应力，更利于应力的释放。应力槽103可以分布在靠近半导体芯片100边缘的地方，可以提高半导体芯片100的性能，使半导体芯片100以外的应力在向半导体芯片100的中心传递时，可以被设置在半导体芯片100边缘的应力槽103吸收、缓冲或释放，而避免对半导体芯片100的损害。同时半导体芯片100内部产生的应力也可以被设置在半导体芯片100边缘的应力槽103减小、缓冲或释放，使半导体芯片100内部的应力不会对其他 相邻的半导体芯片100产生影响。

进一步地，参图6和图7，在本申请提供的另一种具体实施方式中，所述应力槽103贯穿所述衬底片1011并延伸到所述外延层1012，所述应力槽103的深度大于所述衬底片1011的厚度且小于或等于衬底片1011和外延层1012的厚度之和。与前述实施方式不同的是，应力槽103将衬底片1011贯穿，即应力槽103的一部分位于衬底片1011中，另一部分位于外延层1012中。如图6所示，应力槽103贯穿衬底片1011并延伸到外延层1012但未贯穿外延层1012，使应力槽103的深度大于衬底片1011的厚度并小于衬底片1011和外延层1012的厚度之和。又如图7所示，应力槽103也可同时贯穿衬底片1011和外延层1012，使应力槽103的深度等于衬底片1011和外延层1012的厚度之和。

更进一步的，如图8和图9所示，在本申请实施例的另一种实施方式中，所述应力槽103贯穿所述基底101并延伸到所述半导体层102。此时，应力槽103的一部分位于所述基底101(衬底片1011和外延层1012)中，另一部分位于半导体层102中。应力槽103的深度大于基底101的厚度，小于或等于基底101和半导体层102的厚度之和。如图8所示，应力槽103可以贯穿所述基底101并延伸到所述半导体层102，使应力槽103的深度大于基底101的厚度，小于基底101和半导体层102的厚度之和。又如图9所示，应力槽103可以同时贯穿所述基底101和所述半导体层102，使应力槽103的深度等于基底101和半导体层102的厚度之和。

在制作半导体芯片100的过程中，由于温度变化、外延生长、介质沉积等原因使半导体芯片100中会产生应力的变化，应力的变化会导致半导体芯片100发生变形或翘曲，进而导致光刻聚焦困难，器件或MMIC的良率很低，甚至整片晶圆被报废。本发明实施例通过设置应力槽103，可以在半导体芯片100的制造过程中，将半导体晶圆内部产生的应力通过应 力槽103释放，减小半导体芯片100内部的应力，防止半导体晶圆出现变形或翘曲，减少半导体芯片100中因应力释放不完全导致的缺陷。

另外，对于某些半导体分立器件或单片微波集成电路(Monolithic Microwave Integrated Circuit，MMIC)，如GaN HEMT(High Electron Mobility Transistor高电子迁移率晶体管)、SiC MESFET(Metal-Semiconductor FET金属-半导体场效应晶体管)、GaAs HEMT、GaN MMIC、Si MMIC等。为了减小器件或电路的电阻，并为了减小器件或电路的接地电感，往往需要对衬底片1011的厚度进行减薄，减薄时通常需要将整个半导体晶圆固定于载片上，然后进行刻蚀、抛光或研磨。在减薄过程中或在去除载片时，可能会在衬底片1011或晶圆中引入不希望产生的应力变化，可能在衬底片1011或晶圆中产生裂纹，裂纹在衬底或晶圆中传播，从而导致衬底或晶圆易于碎裂。

本发明实施例通过在待分割的半导体芯片100的一侧开设应力槽103，可以缓冲、减小或释放衬底减薄过程中或衬底减薄后去除载片时的应力，从而阻止或减少半导体晶圆中的裂纹和其他缺陷，防止半导体晶圆碎裂，大大提高半导体芯片100上器件或MMIC的良率，节约生产成本。

为了形成单颗半导体芯片100，往往需要在半导体晶圆上划片或裂片，此过程中由于应力的变化常常在半导体芯片100的边沿产生一定程度的崩边、裂纹，操作不当还会使部分半导体芯片100碎裂。本发明通过预先在每颗半导体芯片100中设置应力槽103，缓冲、减小或释放划片和或裂片过程中产生的应力变化，从而阻止或减少崩边、裂纹和操作不当等对芯片上器件或MMIC的影响，提高半导体芯片100上器件或电路的良率，节约生产成本。

将半导体芯片100固定于封装管壳的装配板后，在芯片温度或外界温度发生变化时，由于半导体芯片100和装配板(如：金属底座)的热膨胀系数不同，装配板会产生翘曲，在半导体芯片100中可能不仅会产生热应 力，还会形成机械应力，这些应力变化很容易使半导体芯片100产生裂纹或其他缺陷。本发明通过在半导体芯片100中开设应力槽103，可以缓冲、减小或释放这些应力变化，减少或阻止或避免半导体芯片100上器件或MMIC中产生裂纹或其他缺陷，大大提高了半导体芯片100上器件或MMIC的可靠性。

进一步地，如图10所示，本申请实施例中的应力槽103的侧壁可以垂直于衬底片1011所在平面，或者与衬底片1011所在平面形成一定夹角。即应力槽的侧壁与所述衬底片平面的夹角小于、等于或大于90度。

更进一步的，如图11所示，当半导体芯片100上的器件或MMIC有通孔时，一般是在需接地的电极(如：场效应晶体管的源级，双极晶体管的发射极，二极管的阴极)下方刻蚀通孔104，需接地的电极往往集中分布在半导体芯片100的一侧，在刻蚀通孔104时，半导体芯片100内部的应力变化是不均衡的，很容易在芯片上产生裂纹或其他应力变化导致的缺陷。

基于上述通孔104的问题，在本申请一种具体实施方式中，所述应力槽103位于所述半导体芯片100上与所述通孔104相对的另一侧。通过在芯片的另一侧分布应力槽103，就可以减小或均衡芯片内部的应力变化，阻止或减少芯片上产生裂纹等应力变化导致的缺陷。优选的，通孔104和部分应力槽103同时刻蚀，可以减少半导体晶圆的碎片率，提高芯片上器件或MMIC的良率，节约生产成本。

另外，在本申请实施例中，为了增强应力槽103对热应力或机械应力的释放能力，还可以在应力槽103中填充导热材料或者弹性材料。填充的导热材料的可以选用导热率大于衬底片1011导热率的材料，通过填充导热材料，使得在半导体芯片100的制造过程中，半导体芯片100中的热量可以通过应力槽103中的导热材料快速的得到释放，加速热量的导出，减 少热量的积聚，从而减小半导体芯片100内部的热应力。

另外，应力槽103中也可以填充弹性材料，将应力通过弹性材料得到释放。弹性材料的弹性模量一般要小于衬底片1011的弹性模量。在半导体芯片100中，应力槽103的数量可以是多个，并且应力槽103的形状可以是多种。同样的，半导体芯片100中的多个应力槽103中一部分可以填充导热材料，另一部分可以填充弹性材料，或者同一个应力槽103也可以同时填充导热材料和弹性材料两种材料，使得半导体芯片100在制造过程中，对于热应力和机械应力都可以得到减小或快速释放。

本实施例中所述衬底片1011可以采用氮化镓、碳化硅、蓝宝石、硅、氮化铝或金刚石等可以外延生长半导体的材料。所述半导体层102可以采用氮化镓和/或其合金、碳化硅、砷化镓和/或其合金或硅等半导体材料。

图12示出了本发明较佳实施例中所述半导体芯片100的制造方法的工艺流程图。所应说明的是，本发明所述的方法并不以图12以及以下所述的具体顺序为限制。应当理解，在其它实施例中，本发明所述的方法其中部分步骤的顺序可以根据实际需要相互交换，或者其中的部分步骤也可以省略或删除。该方法包括：

步骤S100，基于基底101制作半导体层102。

本实施例中，可通过在所述基底101的一个表面通过光刻(photolithography)、沉积(Depositing)、刻蚀(etching)等工艺形成半导体层102。

步骤S200，从所述基底101远离所述半导体层102的一侧开设至少一应力槽103。所开设的应力槽103的结构、位置及深度等参上述对图1-图11的描述，此处不再赘述。

步骤S300，向所述应力槽103中填充导热材料和弹性材料的其中至少一种。

在本实施例中，所述基底101可以包括衬底片1011和从该衬底片1011上生长形成的外延层1012，相应地所述方法在开设所述应力槽103之后还可以包括对所述衬底片1011进行减薄的步骤。其它实施例中，进行减薄的操作可以在制造应力槽103之前。优选地，进行减薄的操作在制造应力槽103之后，使得应力槽103可用于吸收、释放或减小减薄操作产生的应力。

还需要说明的是，在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第 二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。