半导体器件及其制造方法与流程

本申请要求于2015年9月4日提交的美国临时申请第62/214,776号的优先权，其内容结合于此作为参考。

技术领域

本发明实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。

背景技术：

半导体集成电路(IC)产业已经历了指数型发展。IC材料和设计中的技术进步已经产生了数代IC，其中每一代IC都比上一代IC具有更小且更复杂的电路。

较小的特征尺寸采用多栅极器件，如鳍式场效晶体管(FinFET)器件。之所以称作FinFET，是因为在从衬底延伸的“鳍”上和周围形成栅极。FinFET器件可以使得器件的栅极宽度缩小，同时在包括沟道区的鳍的侧面和顶部上提供栅极。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件，包括：FinFET组件；多个图案化的伪半导体鳍，布置在所述FinFET组件的多个鳍旁，其中，所述图案化的伪半导体鳍的高度比所述FinFET组件的鳍的高度短；隔离结构，形成在所述图案化的伪半导体鳍上；以及调整组件，形成在所述图案化的伪半导体鳍上，并且电连接至所述FinFET组件。

根据本发明的另一方面，提供一种半导体器件，包括：衬底；多个伪半导体鳍，形成在所述衬底上，其中，所述伪半导体鳍形成凹入的顶面；

隔离结构，填充位于所述伪半导体鳍之间的多个沟槽；以及组件，设置在所述伪半导体鳍上。根据本发明的又一方面，提供了一种制造半导体器件的方法，该方法包括：在衬底上形成多个半导体鳍和多个伪半导体鳍；图案化所述伪半导体鳍，其中，图案化的伪半导体鳍比所述半导体鳍短；在所述图案化的伪半导体鳍上形成隔离结构；在所述衬底上形成包括所述半导体鳍的FinFET组件；以及在所述隔离结构上以及在所述图案化的伪半导体鳍之上形成调整组件。

附图说明

在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1是根据本发明的一些实施例的半导体器件的顶视图。

图2至图7是根据本发明的一些实施例示出的在不同阶段制造半导体器件的FinFET组件的方法。

图8是本发明的一些实施例的FinFET组件的局部立体图。

图9是根据本发明一些实施例的半导体器件的FinFET组件截面示图。

图10至图15是根据本发明的一些实施例示出的在不同阶段制造半导体器件的调整组件的方法。

图16是根据本发明一些实施例的半导体器件的调整组件的截面图。

具体实施方式

下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为便于描述，空间相对术语如“在...之下(beneath)”、“在...下方(below)”、“下部(lower)”、“在...之上(above)”、“上部(upper)”等在本文可用于描述附图中示出的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。

图1是根据本发明的一些实施例的半导体器件的顶视图。本发明的半导体器件100包括FinFET组件200和调整组件300。FinFET组件200包括多个鳍和至少一个栅电极。鳍具有高纵横比，并且在鳍中形成沟道和源/漏极区。栅电极横跨鳍形成。FinFET组件200可应用于存储单元，并且包括多个反相器，例如，交替布置的多个N型反相器和多个P型反相器。包括高电阻层的调整组件300被电连接到FinFET组件200，以调整FinFET组件200的阈值电压。

图2至图7是根据本发明的一些实施例示出的在不同阶段制造半导体器件的FinFET组件的方法，其中，图2至图7是图1中的FinFET组件的区域A的局部立体图。

参照图2。提供衬底210。在一些实施例中，衬底210可以是半导体材料，并且可以包括包含例如渐变层或埋氧层的已知结构。在一些实施例中，衬底210包括可以未掺杂或掺杂(例如，p型、n型或它们的组合)的块状硅。适合半导体器件形成的其他材料也可以使用。其他的材料，诸如锗、石英、蓝宝石和玻璃可选择用于衬底210。可选地，硅衬底210可以是绝缘体上半导体(SOI)衬底或多层结构(诸如形成在块状硅层上的硅锗层)中的有源层。

在衬底210中形成多个p阱区216和多个n阱区212。一个n阱区212形成在两个p阱区216之间。p阱区216被注入P型掺杂剂材料(如硼离子)，n阱区212被注入N型掺杂剂材料(如砷离子)。在p阱区216的注入期间，n阱区212覆盖有掩模(如光刻胶)，而在n阱区212的注入期间，p阱区216覆盖有掩模(如光刻胶)。

多个半导体鳍222，224形成在衬底210上。半导体鳍224形成在p阱区216上，半导体鳍222形成在n阱区212上。在一些实施例中，半导体鳍224，224包括硅。值得注意的是，图2中的半导体鳍222，224的数量是说明性的，并不应当限制本发明的保护范围。本领域的普通技术人员可以根据实际场合选择合适的半导体鳍222，224的数量。

例如，可以利用光刻技术来图案化和蚀刻衬底210以形成半导体鳍222，224。在一些实施例中，光刻胶材料层(未示出)沉积在衬底210上方。按照所需图案(这里为半导体鳍222，224)来光照(曝光)光刻胶材料层，并使其显影以去除光刻胶材料的一部分。剩下的光刻胶材料保护下方的材料免受后续的工艺步骤(例如蚀刻)的影响。应当注意的是，诸如氧化物或氮化硅掩模的其他掩模也可以用在蚀刻工艺中。

参照图3。多个隔离结构230形成在衬底210上。通过采用正硅酸乙酯(TEOS)并且以氧气为前体的化学汽相沉积(CVD)技术来形成隔离结构230，隔离结构230用作围绕半导体鳍222，224的浅沟槽隔离(STI)。在其他的一些实施例中，隔离结构230是SOI晶圆的绝缘层。

参照图4。至少一个伪栅极240形成在半导体鳍222，224的一部分上，并且露出半导体鳍222，224的其他部分。伪栅极240可形成为跨过多个半导体鳍222，224。

如图4所示，多个栅极间隔件250形成在衬底210的上方并且沿着伪栅极240的侧面形成。在一些实施例中，栅极间隔件250可包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。栅极间隔件250可包括单层或多层结构。栅极间隔件250的覆盖层(blanket layer)可通过CVD、PVD、ALD或其他合适的技术来形成。然后，对覆盖层执行各向异性蚀刻以在伪栅极240的两侧上形成一对栅极间隔件250。在一些实施例中，栅极间隔件250用于偏置随后形成的诸如源/漏极区的掺杂区域。栅极间隔件250还可以用于设计或修改源/漏极区(结)轮廓。

在半导体鳍222，224的相对两侧上形成多个介电鳍侧壁结构260。沿着半导体鳍222，224形成介电鳍侧壁结构260。介电鳍侧壁结构260可包括诸如氧化硅的介电材料。可选地，介电鳍侧壁结构260可以包括氮化硅、SiC、SiON或它们的组合。介电鳍侧壁结构260的形成方法可以包括在半导体鳍222，224上方沉积介电材料，然后各向异性地回蚀刻介电材料。回蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。

在一些实施例中，栅极间隔件250和介电鳍侧壁结构260可以在同一制造工艺中形成。例如，通过CVD、PVD、ALD或其它合适的技术，可以形成介电层的覆盖层以覆盖伪栅极240和半导体鳍222，224。然后，对覆盖层执行蚀刻工艺，以在伪栅极240的相对两侧上形成栅极间隔件250，并且在半导体鳍222，224的相对两侧上形成介电鳍侧壁结构260。然而，在其他一些实施例，可以在不同的制造工艺中形成栅极间隔件250和介电鳍侧壁结构260。

参照图5。半导体鳍222，224中由伪栅极240和栅极间隔件250露出的一部分被部分地去除(或部分地开槽)，以在半导体鳍222，224中形成凹部R。在一些实施例中，凹部R形成为以介电鳍侧壁结构260作为它的上部部分。在一些实施例中，凹部R的侧壁基本上彼此垂直平行。在其它一些实施例中，凹部R形成为具有非垂直平行轮廓。

在图5中，半导体鳍222包括至少一个凹部222r和至少一个沟道部分222c。凹部R形成在凹部222r上，伪栅极240覆盖沟道部分222c。半导体鳍224包括至少一个凹部224r和至少一个沟道部分224c。凹部R形成在凹部224r上，伪栅极240覆盖沟道部分224c。

至少一个介电鳍侧壁结构260具有高度H1，并且至少一个半导体鳍222，224具有从隔离结构230(即，沟道部分222c，224c)处突出的高度H2。高度H1比高度H2低。在一些实施例中，高度H1和高度H2满足条件：0.1≤(H1/H2)≤0.5，但本发明的保护范围不限于此。例如可以通过蚀刻来调整介电鳍侧壁结构260的高度H1，以调节形成在其上的外延结构272和276(参见图6)的轮廓。

在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿法蚀刻工艺和/或它们的组合。凹进工艺也可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO₃/CH₃COOH溶液或其他合适溶液。干蚀刻和湿蚀刻工艺具有可以调整的蚀刻参数，诸如，所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流量和其他合适的参数。例如，湿蚀刻溶液可以包括NH₄OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物的偏压等离子体蚀刻工艺。其他干蚀刻剂气体包括CF₄、NF₃、SF₆和He。也可以使用诸如DRIE(深反应离子蚀刻)的机制来各向异性地实施干蚀刻。

参照图6。多个外延结构272分别形成在半导体鳍222的凹部R中，多个外延结构276分别形成在半导体鳍224的凹部R中。外延结构272与邻近的外延结构276分隔开。外延结构272和276从凹部R处突出。外延结构272可以是n型外延结构，并且外延结构276可以是p型外延结构。可使用一次或多次外延或外延的(epi)工艺来形成外延结构272和276，使得Si部件、SiGe部件和/或其他合适的部件可以晶体状态形成在半导体鳍222，224上。在一些实施例中，外延结构272和276的晶格常数不同于半导体鳍222，224的晶格常数，因此外延结构272和276受到应变或应力以实现SRAM器件的载流子迁移以及提高器件的性能。外延结构272和276可以包括诸如锗(Ge)或硅(Si)的半导体材料；诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、碳化硅(SiC)或磷砷化镓(GaAsP)的化合物半导体材料。

在一些实施例中，以不同的外延工艺形成外延结构272和276。外延结构272可以包括SiP、SiC、SiPC、Si、III-V族化合物半导体材料或它们的组合，而外延结构276可以包括SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料或它们的组合。在形成外延结构272期间，n型杂质(例如磷或砷)可随着外延的进行而掺杂。例如，当外延结构272包括SiC或Si时，掺杂n型杂质。另外，在形成外延结构276期间，p型杂质(例如硼或BF₂)可随着外延的进行而掺杂。例如，当外延结构276包括SiGe时，掺杂p型杂质。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。该外延工艺可使用气态和/或液态前体，这些前体与半导体鳍222，224的组分(例如，硅)相互作用。因此，可获得应变的沟道以提高载流子迁移率和改善器件性能。外延结构272，276可以是原位掺杂的。如果外延结构272，276不是原位掺杂的，那么将执行第二注入工艺(例如，结注入工艺)以掺杂外延结构272，276。可执行一次或多次退火工艺以激活外延结构272，276。退火工艺包括快速热退火(RTA)和/或激光退火工艺。

在一些实施例，外延结构272具有顶部部分272a和设置在顶部部分272a和衬底210之间的主体(body)部分272b。顶部部分272a的宽度比主体部分270b的宽度更宽。介电鳍侧壁结构260设置在外延结构272的主体部272b的相对两侧，并且外延结构272的顶部部分272a设置在介电鳍侧壁结构260上。

另外，外延结构276具有顶部部分276a以及设置在顶部部分276a和衬底210之间的主体部分276b。顶部部分276a的宽度比主体部分276b的宽度更宽。介电鳍侧壁结构260设置在外延结构276的主体部276b的相对两侧，并且外延结构276的顶部部分276a设置在介电鳍侧壁结构260上。外延结构272和276用作反相器的源/漏极区。

在一些实施例中，外延结构272和276具有不同形状。外延结构276的顶部部分276a可基本具有位于介电鳍侧壁结构260上方的至少一个小晶面，外延结构272的顶部部分272a可具有位于介电鳍侧壁结构260上的至少一个非晶面(或圆形)表面，但本发明的保护范围不限于此。

参照图7。在形成外延结构272和276之后，伪栅极240被去除，并由栅叠件242代替。伪栅极240可通过任何合适的蚀刻工艺去除，从而在栅极间隔件250之间形成沟槽。形成栅叠件242并且填充沟槽。在一些实施例中，栅叠件242包括栅极绝缘层242a和栅电极层242b。栅极绝缘层242a设置在栅电极层242b和衬底210之间，并且形成在半导体鳍222，224上。防止电子耗尽(electron depletion)的栅极绝缘层242a例如可包括高k介电材料，诸如，金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸、硅酸锆、铝酸锆或它们的组合。一些实施例可以包括氧化铪(HfO₂)、硅酸铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化锆铪(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta₂O₅)、氧化钇(Y₂O₃)、氧化锶钛(SrTiO₃，STO)、氧化钡钛(BaTiO₃，BTO)、氧化钡锆(BaZrO)、氧化镧铪(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铝(Al₂O₃)、氮化硅(Si₃N₄)、氮氧化硅(SiON)，以及它们的组合。栅极绝缘层240a可具有多层结构，例如一个氧化硅层(即，界面层)和另一个高k材料层。

栅极绝缘层242a可使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其他合适的工艺或它们的组合来形成。栅电极层242b形成在衬底210的上方以覆盖栅极绝缘层242a和半导体鳍222，224的一部分。栅电极层242b可掺杂或未掺杂地沉积。例如，在一些实施例中，栅电极层242b包括通过低压化学汽相沉积(LPCVD)不掺杂地沉积的多晶硅。例如，多晶硅还可以通过原位掺杂的多晶硅的炉沉积来沉积。可选地，栅电极层242b可包括金属，例如钨(W)、镍(Ni)、铝(Al)、钽(Ta)、钛(Ti)或它们的任意组合。盖(cap)层244进一步形成在栅叠件242上。

然而，在其他一些实施例中，FinFET组件200可以由如图8所示的其它合适的制造工艺制造。图8中示出的FinFET组件200包括通过掺杂半导体鳍222，224而不是通过掺杂外延结构来制造的源/漏极区。

参照图9，图9是根据本发明的一些实施例的半导体器件100的FinFET组件200的截面示图，其中，图9是沿诸如图1中的线9-9而截取的。形成FinFET组件200之后，在栅叠件242上形成盖层244以保护栅叠件242。盖层244可通过合适的沉积工艺形成。盖层244可以是氮化硅层。介电层280进一步形成在FinFET组件200上。介电层280可以包括接触蚀刻停止层282和多个介电层284，286。包括通孔和金属插塞的多个接触件进一步形成在介电层280中，以互连FinFET组件200和其他组件。至少一个接触件电连接至调整组件。

现在参照图10至15。图10至图15是根据本发明的一些实施例示出的在不同阶段制造半导体器件的调整组件的方法，其中，图10至图15是诸如沿图1中的线10-10而截取的截面图。

参照图10。伪半导体鳍226形成在衬底210上。通过使用基本上相同的工艺，伪半导体鳍226可与半导体鳍222，224(如图2所示)一起制造。伪半导体鳍226的高度与半导体鳍222，224的高度相同。

参照图11。两个伪半导体鳍226被图案化，并且成为图案化的伪半导体鳍226'。多个伪半导体鳍226存在于图案化的伪半导体鳍226'之间。

参考图12，位于图案化的伪半导体鳍226'之间的伪半导体鳍226也被图案化并且成为一系列图案化的伪半导体鳍226'。在伪半导体鳍226被图案化之后，降低了图案化的伪半导体鳍226'的高度，从而相应地减小了在各图案化的伪半导体鳍226'之间的沟槽的深度。减小了在图案化的伪半导体鳍226'之间的沟槽的纵横比。

在一些实施例中，图案化的伪半导体鳍226'或图案化的伪半导体鳍226'的至少一些位于调整组件下方。可选地，图案化的伪半导体鳍226'位于或至少位于调整组件的下方。伪半导体鳍226可以通过执行蚀刻工艺来图案化。例如，伪半导体鳍226可通过干蚀刻工艺来图案化，从而图案化的伪半导体鳍226'形成凹入的顶表面。在图案化的伪半导体鳍226'的中间部分，图案化的伪半导体鳍226'具有最小高度H3。即，图案化的伪半导体鳍226'比伪半导体鳍226短，并且在中间部分的图案化的伪半导体鳍226'比在边缘部分的图案化的伪半导体鳍226'短。每个图案化的伪半导体鳍226'的顶面朝向图案化的伪半导体鳍226'的中间部分倾斜。在一些实施例中，图案化的伪半导体鳍226'可以对称布置。

参照图13。隔离结构230形成在衬底210上，并且覆盖图案化的伪半导体鳍226'。图案化的伪半导体鳍226'隐藏在隔离结构230中。隔离结构230可以用作浅沟槽隔离(STI)。通过采用四乙基原硅酸(TEOS)并且以氧作为前体的化学汽相沉积(CVD)技术来形成隔离结构230。由于图案化的伪半导体鳍226’的顶部部分已被去除，因此，在相邻的图案化的伪半导体鳍226'之间的纵横比低于伪半导体鳍226之间的纵横比(参照图10)。因此，在图案化的伪半导体鳍226'处填充隔离结构230比填充伪半导体鳍226更容易。因此，可以防止因填充失败导致的问题，并且相应地提高了充当浅沟槽隔离的隔离结构230的质量。

参照图14。至少一个介电层280形成在衬底210上方。介电层280形成在隔离结构230上。介电层280包括至少一个接触蚀刻停止层282和至少一个层间介电层284。接触蚀刻停止层282形成在层间介电层284和隔离结构230之间。接触蚀刻停止层282和层间介电层284通过执行多次沉积工艺形成。接触蚀刻停止层282是氮化硅层，而层间介电层284可以是氧化物层。

参照图15。另一层间介电层286形成在层间介电层284上。调整组件300形成在层间介电层286中，并且调整组件300设置在图案化的伪半导体鳍226'的上方。调整组件包括调整层310和形成在高电阻层310上的硬掩模层320。调整层310是高电阻层，例如金属氮化物层。在一些实施例中，调整层310是氮化钛层。硬掩模层320是氮化物层，诸如氮化硅层。调整层310和硬掩模层320通过多个合适的沉积和蚀刻工艺形成。在一些实施例中，硬掩模层320比调整层310厚。调整组件300还包括多个接触件330。接触件330形成为贯穿层间介电层286和硬掩模层320，并且连接调整层310。接触件330可通过互连结构而电连接至FinFET组件200。调整组件300至少电连接至FinFET组件200，以调整半导体器件100电流和的阈值电压。通过适当地改变调整层310的厚度、材料和尺寸，半导体器件100的电流和阈值电压能够如期望地调整。

调整组件300设置在图案化的伪半导体鳍226'的上方。调整组件300和图案化的伪半导体鳍226'是对称布置的，即，调整组件300和图案化的伪半导体鳍226'共享同一轴。在其它一些实施例中，调整组件300和图案化的伪半导体鳍226'是不对称布置的，即，如图16所示，调整部件300的轴和图案化的伪半导体鳍226'的轴之间存在偏移d。

调整组件至少电连接至FinFET组件，以调整半导体器件电流和的阈值电压。通过对位于调整组件下方的伪半导体鳍进行图案化，减小了位于它们之间的沟槽的深度和纵横比。形成隔离结构的电介质填充变得容易，并且可以避免因填充失败导致的问题。

根据本发明的一些实施例，一种半导体器件，包括：FinFET组件；多个图案化的伪半导体鳍，布置在所述FinFET组件的多个鳍旁；隔离结构，形成在所述图案化的伪半导体鳍上；以及调整组件，形成在所述图案化的伪半导体鳍上，并且电连接至所述FinFET组件。所述图案化的伪半导体鳍的高度比所述FinFET组件的鳍的高度短。

在一些实施例中，所述图案化的伪半导体鳍形成凹入的顶面。

在一些实施例中，在中心部分的所述图案化的伪半导体鳍比在边缘部分的所述图案化的伪半导体鳍短。

在一些实施例中，所述隔离结构填充位于所述图案化的伪半导体鳍之间的多个沟槽。

在一些实施例中，所述图案化的伪半导体鳍是对称布置的。

在一些实施例中，所述调整组件包括：调整层，形成在所述图案化的伪半导体鳍上；以及硬掩模层，形成在所述调整层上。

在一些实施例中，所述调整层是氮化钛层。

在一些实施例中，该半导体器件还包括：多个接触件，贯穿所述硬掩模层并且连接至所述调整组件。

在一些实施例中，所述FinFET组件的每个鳍均包括半导体鳍和形成在所述半导体鳍上的外延结构。

在一些实施例中，所述FinFET组件的每个鳍均包括掺杂的半导体鳍。

在一些实施例中，所述图案化的伪半导体鳍隐藏在所述隔离结构中，并且所述鳍的一部分露出所述隔离结构。

在一些实施例中，所述FinFET组件包括：栅叠件，横跨所述鳍；以及盖层，设置在所述栅叠件上。

根据本发明的一些实施例，一种半导体器件，包括：衬底；多个伪半导体鳍，形成在所述衬底上，其中，所述伪半导体鳍形成凹入的顶部表面；隔离结构，填充在所述伪半导体鳍之间的沟槽；以及组件，在所述伪半导体鳍上设置。

在一些实施例中，所述伪半导体鳍的每个的顶面朝着所述伪半导体鳍的中心部分倾斜。

在一些实施例中，所述伪半导体鳍隐藏在所述隔离结构中。

在一些实施例中，所述组件包括：氮化钛层，形成在所述隔离结构上，并且在所述伪半导体鳍上方；以及氮化硅层，形成在所述氮化钛层上。

根据本发明的一些实施例，提供了一种制造半导体器件的方法。所述方法包括：在衬底上形成多个半导体鳍和多个伪半导体鳍；图案化所述伪半导体鳍，使得图案化的伪半导体鳍比所述半导体鳍短；在所述图案化的伪半导体鳍上形成隔离结构；在所述衬底上形成包括所述半导体鳍的FinFET组件；以及在所述隔离结构上，在所述图案化的伪半导体鳍上方，形成调整组件。

在一些实施例中，通过执行至少一次蚀刻工艺来图案化所述伪半导体鳍。

在一些实施例中，形成所述调整组件包括：在所述隔离结构上以及在所述图案化的伪半导体鳍之上形成调整层；以及在所述调整层上形成硬掩模层。

在一些实施例中，所述隔离结构填充位于所述图案化的伪半导体鳍之间的多个沟槽。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。