半导体单元的制作方法

本发明涉及一种半导体元件，更具体而言，是涉及一种具有凸起部的半导体元件。

背景技术：

近几年来，由于高频高功率产品的需求与日俱增，以氮化镓为材料的半导体元件，如氮化铝镓-氮化镓(AlGaN/GaN)，因具有高电子迁移率、可于高频、高功率及高温工作环境下操作的元件特性，故广泛应用在电源供应器(power supply)、DC/DC整流器(DC/DC converter)、DC/AC变频器(AC/DC inverter)、电子产品、不断电系统、汽车、马达、风力发电等产品或领域。

技术实现要素：

本发明提出一种半导体单元，包含基板；位于基板上方的缓冲结构；通道层，具有第一带隙，且位缓冲结构上方，包含第一部分及第一凸起部，其中第一凸出部位于第一部分之上，且具有第一顶面和连接第一顶面的第一倾斜侧面；阻障层，具有第二带隙大于第一带隙，且位于通道层上方，包含第二部分以及第二凸起部，其中第二部分位于第一部分之上，第二凸起部覆盖第一凸起部，且具有第二顶面和连接第二顶面的第二倾斜侧面，第二倾斜侧面平行于第一倾斜侧面；第一电极，位于第二凸起部上方；以及第二电极，位于阻障层的第二部分上方，且与第一电极相互分隔。

附图说明

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下

图1为本发明第一实施例的半导体元件的上视图；

图2A为本发明第二实施例的半导体单元的局部放大上视示意图；

图2B为图2A沿剖线FF’的剖面示意图；

图2C为图2A沿剖线FF’的另一剖面示意图；

图3A为本发明第三实施例的半导体单元的局部放大上视示意图；

图3B为图3A沿剖线GG’的剖面示意图。

符号说明

A 阳极

C 阴极

E 区域

FF’、GG’ 剖线

S 半导体元件

S70 源极垫

S80 漏极垫

S90 栅极垫

1、2、3 半导体单元

10、10’ 基板

20、20’ 成核层

30、30’ 缓冲结构

40、40’ 通道层

50、50’ 阻障层

60、60’ 隔绝层

70 源极

80 漏极

90 栅极

401、401’ 第一凸起部

403、403’ 第一部分

501、501’ 第二凸起部

503、503’ 第二部分

401a、401a’ 第一倾斜侧面

401b 第三倾斜侧面

401c、401c’ 第一顶面

501a、501a’ 第二倾斜侧面

501b 第四倾斜侧面

501c、501c’ 第二顶面

403s、403s’、503s、503s’ 表面

具体实施方式

以下实施例将伴随着附图说明本发明的概念，在附图或说明中，相似或相同的部分使用相同的标号，并且在附图中，元件的形状或厚度可扩大或缩小。需特别注意的是，图中未绘示或描述的元件，可以是熟习此技术的人士所知的形式。

请参阅图1，图1为本发明第一实施例的半导体元件S的上视图。半导体元件S例如为三端点的元件。在本实施例中，半导体元件S包含源极垫S70、漏极垫S80、栅极垫S90和至少一个半导体单元1。半导体单元1例如是场效晶体管，具体来说可以是高电子迁移率晶体管(HEMT)。在第一实施例中，半导体单元1包括与源极垫S70电连接的源极70、与漏极垫S80电连接的漏极、与栅极垫S90电连接的栅极90，以及半导体叠层(未标示)，叠层的材料、位置与外观设计可依实际的需求而做调整。此外，半导体元件S所包含的至少一半导体单元1也可被其他实施例中的半导体单元所取代。

请参阅图2A至图2B所示本发明第二实施例的半导体单元2。在本实施例中，半导体单元2可以用于取代图1的半导体单元1以形成半导体元件S。为了清楚说明半导体单元2的细部结构，图2A绘示了半导体单元2的局部放大上视示意图，放大位置如图1的区域E所示，图2B绘示了图2A沿剖线FF’的剖面示意图。半导体单元2例如为常关型晶体管，包括基板10、成核层20、缓冲结构30、通道层40、阻障层50、隔绝层60、源极70、漏极80、栅极90。其中，成核层20与缓冲结构30依序位于基板10的上方；通道层40具有第一带隙，缓冲结构包含第一凸起部401和第一部分403，其中，第一部分403位于缓冲结构30的上方，而第一凸起部401位于第一部分403之上；阻障层50位于通道层40上方，具有第二带隙，且第二带隙大于第一带隙，包含第二凸起部501以及第二部分503，其中第二凸起部501位于第一凸起部401之上，而第二部分503位于第一部分403之上并位于第一凸起部401和第二凸起部501之间；隔绝层60位于阻障层50上方；栅极90位于第二凸起部501的上方；源极70以及漏极80位于第二部分503的上方，且与栅极90相互分隔。

在形成本实施例的半导体单元2时，首先提供基板10。基板10例如为硅基板，厚度约为600～1500um。基板10本身的材料可包含半导体材料，例如为硅(Si)、碳化硅(SiC)、氮化镓(GaN)，或是金属氧化物，例如是蓝宝石(sapphire)。也可选择性的掺杂物质于基板10中，以形成导电基板或不导电基板，以硅基板(Si)基板而言，其掺杂物可为硼(P)或镁(Mg)。

接着，将上述的成核层20以外延方式成长于基板10的(111)面上，并沿{0001}方向成长。外延方式例如为金属有机物化学气相外延法(metal-organic chemical vapor deposition,MOCVD)或分子束外延法(molecular-beam epitaxy,MBE)。其中，成核层20的厚度约为20nm～200nm，通过成核层20可让后续形成于其上的缓冲结构30与通道层40的外延品质较佳。成核层20例如是三五族半导体材料，包括氮化铝(AlN)、氮化镓(GaN)、或氮化铝镓(AlGaN)等材料。

形成成核层20之后，以外延的方式将缓冲结构30成长于成核层20的上方，缓冲结构30用以让后续形成于其上的通道层40与阻障层50的外延品质较佳，其厚度约为1um～10um。缓冲结构30可以是单层或是多层，当缓冲结构30为多层时，可包括超晶格叠层(super lattice multilayer)或两层以上材料各不相同的叠层。单层或多层缓冲结构30的材料可包括三五族半导体材料，例如氮化铝(AlN)、氮化镓(GaN)、或氮化铝镓(AlGaN)等材料，并且可掺杂其他元素，例如碳或是铁，在其中，掺杂浓度可为依成长方向渐变或固定。此外，当缓冲结构30为超晶格叠层时，其可由两层具不同材料交互堆叠的多层外延层所构成，其材料可为三五族半导体材料，例如是由氮化铝层(AlN)与氮化镓铝层(AlGaN)所构成，氮化铝层与氮化镓层两层相加的约为2nm～30nm，整体厚度约为1um～5um。

在缓冲结构30形成之后，以外延方式形成通道层40于缓冲结构30之上，通道层40包括第一凸起部401和第一部分403。在形成通道层40的时候，先成长一层厚度(50nm～300nm)大致均匀的氮化铟镓层(In_xGa_(1-x)N)，0≤x<1，在缓冲结构30上，此氮化铟镓层即通道层40的第一部分403。接着将掩模，其材料例如为氮化硅(SiNx)(图未标示)，覆盖于部分的第一部分403的表面403s上，然后以再成长的方式将通道层40的第一凸起部401形成于未被掩模覆盖的表面403s上，并于第一凸起部401形成之后移除掩模。然而本发明不以上述为限，在其他实施例中也可以先形成一较厚的氮化铟镓层，然后以蚀刻的方式，蚀刻掉部分的氮化铟镓层以形成第一凸起部401和第一部分403。在本实施例中，第一凸起部401具有第一倾斜侧面401a、第三倾斜侧面401b、第一顶面401c，其中第一倾斜侧面401a和第三倾斜侧面401b分别与第一顶面401c连接，并且第一凸起部401的第一顶面401c的高度会比第一部分403的表面403s的高度来得高。此外，第一倾斜侧面401a以及第三倾斜侧面401b为一晶面，在本实施例中，第一倾斜侧面401a以及第三倾斜侧面401b的晶面方向可同为其与表面403s的夹角θ为61.9°，在其他实施例中，第一倾斜侧面401a以及第三倾斜侧面401b的晶面方向可同为其与表面403s的夹角为58.9°。然而本发明不以上述角度或晶面方向为限，在其他实施例中，也可对应不同的角度或晶面方向。

在形成通道层40之后，同样以外延的方式形成阻障层50于通道层40之上。阻障层50包括位于第一凸起部401之上的第二凸起部501，以及位于第一部分403之上的第二部分503。在本实施例中，由于阻障层50在没有其他的掩模的情况下，成长于通道层40之上，因此阻障层50会形成在第一凸起部的第一倾斜侧面401a、第三倾斜侧面401b、第一顶面401c上以及表面403s上。其中，第二部分503会形成在表面403s以及部分的第一倾斜侧面401a和第三倾斜侧面401b上，而第二凸起部501则形成在第一顶面401c和另一部分的第一倾斜侧面401a和第三倾斜侧面401b上。第二凸起部501的第一顶面501c的位置大致上高于第二部分503的表面503s，而且大致上会覆盖第一凸起部401的第一顶面401c，并且第二凸起部501对位于第一凸起部401。第二凸起部501具有第二倾斜侧面501a、第四倾斜侧面501b、第二顶面501c，其中第二倾斜侧面501a和第四倾斜侧面501b分别与第二顶面501c连接，并且分别平行于第一倾斜侧面401a和第三倾斜侧面401b。第一倾斜侧面401a与第二倾斜侧面501a的最短距离小于或等于第一顶面401c与第二顶面501c的最短距离，而第三倾斜侧面401b与第四倾斜侧面501b的距离小于或等于第一顶面401c与第二顶面501c的距离。此外，第二倾斜侧面501a以及第四倾斜侧面501b为一晶面，在本实施例中，第二倾斜侧面501a以及第四倾斜侧面501b的晶面方向可同为其与表面503s的夹角θ为61.9°，在其他实施例中，第二倾斜侧面501a以及第四倾斜侧面501b的晶面方向可同为其与表面503s的夹角为58.9°。然而本发明不以上述为限，在其他实施例中，第一倾斜侧面401a、第二倾斜侧面501a、第三倾斜侧面401b、第四倾斜侧面501b可同为一晶面，四者的晶面方向相同，其晶面方向可同为或者同为此外，本发明不以上述夹角为限，不同的实施例其倾斜侧面与表面的夹角可不同于61.9°或58.9°。

在本实施例中，阻障层50的厚度范围约在20nm至50nm，并具有第二带隙，第二带隙较通道层40的第一带隙高，阻障层50的晶格常数比通道层40小。阻障层50的材料为氮化铝镓(Al_xGa_(1-x)N)，x介于0.1至0.3之间，通道层40及阻障层50可为本质半导体；于其他实施例中，阻障层的材料可为氮化铝铟镓(Al_yIn_zGa_(1-z)N)，0<y<1，0≤z<1。由于阻障层50具有自发性极化的特性(spontaneous polarization)，并且通道层40及阻障层50晶格常数不匹配而形成压电极化(piezoelectric polarization)的缘故，在通道层40及阻障层50间的接面处会形成二维电子气(以虚线表示于图中)。由于本实施例半导体单元2为常关型晶体管的设计，故如图2A至图2B所示，在未施加电压的状况下，半导体单元2的二维电子气并非连续形成于通道层40及阻障层50间的接面处。详细而言，二维电子气(以虚线绘示)形成于通道层40之中，其位置靠近第一顶面401c以及/或者第一部分403与第二部分503的接面处，但不形成于第一倾斜侧面401a以及第三倾斜侧面401b处。为了使二维电子气不连续的生成，在本实施例中通过控制第一倾斜侧面401a以及第二倾斜侧面501a的倾斜方向，以及/或者控制第三倾斜侧面401b和第四倾斜侧面501b的倾斜方向，使得第一倾斜侧面401a和第二倾斜侧面501a，以及/或者第三倾斜侧面401b和第四倾斜侧面501b不平行于表面403s，由此降低通道层40与阻障层50在第一倾斜侧面401a以及/或者第三倾斜侧面401b的压电极化效应，进而使此处没有二维电子气的形成。

在形成阻障层50之后，可以利用外延成长或是溅镀的方式将隔绝层60成长于阻障层50上方，举例来说可以用金属有机物化学气相外延法(metal-organic chemical vapor deposition,MOCVD)或分子束外延法(molecular-beam epitaxy,MBE)等方式外延成长的隔绝层60。在本实施例中，隔绝层60大致覆盖阻障层50的表面，其作用为改善表面漏电流，以及保护阻障层50的表面。隔绝层60可以是绝缘材料或高阻值材料，包含氮化物绝缘材料，如氮化硅(SiNx)，氧化物绝缘材料，如二氧化硅(SiO₂)，或是p型的三五族半导体，如p型氮化镓层(p-GaN)。然而本发明不以上述为限，也可以其他具有相同特性的材料取代之，另外隔绝层的位置也不限于本发明的揭露内容。请参阅图2C，在图2C中，隔绝层60'用以取代隔绝层60，大部分的隔绝层60'覆盖于第二凸起部501的第二顶面501c以及第二倾斜侧面501a和第四倾斜侧面501b，其材料例如为具有高阻值的p型氮化镓(p-GaN)，其带隙小于阻障层50的第二带隙，可以达成上述改善表面漏电流，以及保护阻障层50的表面的功效。

在形成隔绝层60之后，在阻障层50上方分别形成源极70、漏极80与栅极90以作为与外部电连接的端点。其中源极70、漏极80分别置于阻障层50的第二部分503的表面503s上方，而栅极90则位于阻障层50的第二凸起部501以及隔绝层60的上方，并且位于源极70与漏极80之间，且源极70、漏极80和栅极90相互分隔。在本实施例中，可以通过选择适当的源极与漏极的材料，以及/或者通过制作工艺(如，热退火)以使漏极80与源极70和阻障层50之间形成欧姆接触。类似地，也可通过选择适当的栅极的材料，使得栅极90与阻障层50形成萧特基接触。源极70、漏极80的材料可以选自钛(Ti)、铝(Al)，栅极90的材料可以选自镍(Ni)、金(Au)、钨(W)、氮化钛(TiN)。

在形成上述的源极70、漏极80与栅极90之后，还可以进一步形成第二隔绝层(未绘示)以覆盖阻障层50、隔绝层60、源极70、漏极80与栅极90的表面，以防止半导体元件S的电性受到影响，例如因为水气进入而造成的劣化。而在本实施例中，第二隔绝层于本实施例中，还可进一步蚀刻第二隔绝层，使得源极70、漏极80与栅极90有一部分表面未被第二隔绝层所覆盖的暴露区，通过暴露区与外界电连接。本实施例中的第二隔绝层的材料与作用和隔绝层60、60’类似，详请参考先前的说明。

当制作完本实施例的半导体单元2后，可通过施加一大于开启电压的正电压于栅极处，由此来导通半导体单元2，其开启电压与阻障层50和隔绝层60/60’的材料与厚度有关。举例来说，当阻障层50的厚度为25nm，而材料组成为Al_0.2Ga_0.8N时，其开启电压约在1V左右。

在本申请中，半导体元件S除了可为图1中的三端点的元件，也可为两端点的元件，如萧特基二极管元件。当半导体元件为两端点元件时，则包含阳极垫、阴极垫以及多个个别与阳极垫和阴极垫电连接的两端点半导体单元。请参阅图3A和图3B，图3A为本发明第三实施例的半导体单元3的局部放大上视示意图。图3B为图3A沿剖线GG’的剖面示意图。在本实施例中，半导体单元3为两端点元件，如萧特基二极管，包括基板10’、成核层20’、缓冲结构30’、通道层40’、阻障层50’、阳极A和阴极C。

制作半导体单元3的方式与先前制作半导体单元2的方式类似，首先提供基板10’，接着以外延成长的方式依序于基板10’上形成成核层20’、缓冲结构30’、通道层40’、阻障层50’，然后形成阳极A与阴极C于阻障层50’上。其中，基板10’、成核层20’、缓冲结构30’的材料、厚度范围以及功用请参阅第二实施例的相关描述。

在形成通道层40’时，先形成一层厚度(50nm～300nm)大致均匀的氮化铟镓层(In_xGa_(1-x)N)，0≤x<1，在缓冲结构30上，此为通道层40的第一部分403’，接着将掩模(例如为SiNx)覆盖部分的第一部分403’的表面403s’上，然后以再成长的方式将通道层40’的第一凸起部401’形成于第一部分403’的表面403s’之上。在其他实施例中，也可先形成一层较厚的通道层，然后利用蚀刻的方式移除部分的通道层以形成第一凸起部和第一部分。在本实施例中，第一凸起部401’具有第一倾斜侧面401a’和第一顶面401c’，其中第一倾斜侧面401a’和第一顶面401c’连接。此外，第一倾斜侧面401a’可以为一晶面，在本实施例中，第一倾斜侧面401a’的晶面方向可为其与表面403s’的夹角θ为61.9°，在其他实施例中，第一倾斜侧面401a’的晶面方向可为其与表面403s’的夹角为58.9°。

在形成通道层40’之后，同样以外延的方式形成阻障层50’于通道层40’之上。阻障层50’包括位于第一凸起部401’上的第二凸起部501’，以及位于第一部分403’的表面403s’上的第二部分503’。第二凸起部501’大致包覆第一凸起部401’，且第二凸起部501’具有第二倾斜侧面501a’和与第二倾斜侧面501a’连接的第二顶面501c’。此外，第二倾斜侧面501a’为一晶面，在本实施例中，第二倾斜侧面501a’的晶面方向可为其与表面503s’的夹角θ为61.9°，或者第二倾斜侧面501a’的晶面方向可为其与表面503s’的夹角为58.9°，然而本发明不以上述夹角为限，在其他实施例中也可为不同的角度。阻障层50’的厚度范围约在20nm～50nm，并具有一第二带隙，第二带隙较第一带隙高，阻障层50’的晶格常数比通道层40’小。在本实施例中，阻障层50’为氮化铝镓(Al_xGa_(1-x)N)，x介于0.1至0.3之间，且通道层40’及阻障层50’可为本质半导体；在其他实施例中，阻障层可为氮化铝铟镓(Al_yIn_zGa_(1-z)N)，0<y<1，0≤z<1。此外，由于阻障层50’具有自发性极化特性(spontaneous polarization)，以及通道层40’及阻障层50’因其不同晶格常数而形成压电极化(piezoelectric polarization)的缘故，在通道层40’及阻障层50’间的接面处会形成二维电子气(以虚线表示于图中)。

在本实施例中，为了使半导体单元3在未施加电压的条件下不导通，二维电子气并非连续形成于通道层40及阻障层50间的接面处。详细而言，二维电子气(以虚线绘示)形成于通道层40之中，其位置靠近第一顶面401c’以及第一部分403’与第二部分503’的接面处，但不形成于第一倾斜侧面401a’处。为了达到不连续生成二维电子气的目的，在本实施例中通过控制第一倾斜侧面401a’以及第二倾斜侧面501a’的倾斜方向，使得第一倾斜侧面401a’以及第二倾斜侧面501a’不平行于表面403s’，由此降低通道层40’与阻障层50’在第一倾斜侧面401a’的压电极化效应，进而使此处没有二维电子气的形成。

在形成阻障层50’之后，形成阳极A与阴极C于阻障层50’上，其中阳极A会形成于阻障层50’的第二凸起部501’上，而阴极C则形成于阻障层50’的第二部分503’的表面503s’上。在形成阳极A时会选择适当的高功函数金属材料与阻障层50’形成萧基特接触，而在形成阴极C时会选择适当的材料以及/或者经过热退火等制作工艺步骤使得阻障层50’和阴极C之间形成欧姆接触，然而本发明不以上述为限。

在形成上述的阳极A和阴极C之后，还可以进一步形成第二隔绝层(未绘示)以覆盖阻障层50’、阳极A、阴极C的表面，以防止半导体单元3因水气而劣化，造成电性上的影响。而在本实施例中，第二隔绝层的材料请参考先前的叙述，在此不再赘述。与第二实施例类似，在本实施例中还可进一步蚀刻第二隔绝层，以露出部分阳极A和阴极C与外界电连接。在本实施例中，当对半导体单元3的阳极A施加大于开启电压的正电压时，可以使得半导体单元3导通，此外还可通过控制阻障层50’的材料与厚度来调整开启电压。

上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士在不违背本发明的技术原理及精神的情况下，对上述实施例所进行的修改及变化，皆可能或理应被涵盖在本发明内。