用于制造半导体应用的水平全环栅极器件的纳米线的方法与流程

技术领域

本发明的实施方式大体涉及用于利用期望材料将垂直堆叠纳米线形成在半导体基板上的方法，并且更具体地涉及用于利用期望材料将垂直堆叠纳米线形成在半导体基板上以供用于场效应晶体管(FET)半导体制造应用的方法。

背景技术：

可靠生产亚半微米和更小的特征是下一代超大规模集成(VLSI)和特大规模集成(ULSI)的半导体器件的关键技术挑战之一。然而，随着电路技术极限推进，收缩尺寸的VLSI和ULSI技术对处理能力有另外需求。在基板上可靠形成栅极结构对VLSI和ULSI成功并且对于继续努力增加电路密度以及单个基板和管芯的质量来说是重要的。

随着下一代器件的电路密度增加，互连件(诸如通孔、沟槽、触点、栅极结构和其他特征、以及在它们之间的电介质材料)的宽度减至25nm和20nm尺寸以及更小，而电介质层的厚度保持基本上恒定，由此特征的深宽比增加。此外，减小的沟道长度通常造成常规平面MOSFET架构的显著短沟道效应。为了能够制造下一代器件和结构，三维(3D)器件结构通常被用于改进晶体管的性能。具体来说，鳍式场效应晶体管(FinFET)通常被用于增强器件性能。FinFET器件通常包括具有高深宽比的半导体鳍，其中用于晶体管的沟道和源极/漏极区域形成在半导体鳍上。随后，栅极电极利用沟道和源极/漏极区域的增加的表面积的优点在鳍式器件的一部分的侧部上方并沿所述侧部形成，以便产生更快、更可靠且更好控制的半导体晶体管器件。FinFET的另外优点包括减小短沟道效应，并且提供更高电流。具有hGAA配置的器件结构通常通过环绕栅极提供优越静电控制，以便抑制短沟道效应以及相关联的泄漏电流。

在一些应用中，水平全环栅极(hGAA)结构被用于下一代半导体器件应用。hGAA器件结构包括悬浮在堆叠配置中并通过源极/漏极区域连接的若干晶格匹配沟道(例如，纳米线)。

在hGAA结构中，通常利用不同材料来形成沟道结构(例如，纳米线)，这会不受期望地增加在将所有这些材料集成在纳米线结构中而不降低器件性能方面的制造难度。例如，与hGAA结构关联的挑战之一包括在金属栅极与源极/漏极之间存在较大寄生电容。不适当地管理这种寄生电容可能导致器件性能降低很多。

因此，需要用于利用良好的轮廓和尺寸控制在基板上形成hGAA器件结构的沟道结构的改进方法。

技术实现要素：

本公开提供了用于利用期望材料形成半导体芯片的水平全环栅极(hGAA)结构的纳米线结构的方法。在一个实例中，一种将纳米线结构形成在基板上的方法包括：将含氧的气体混合物供应到处理腔室中的基板上的多材料层，其中所述多材料层包括重复的第一层和第二层对，所述第一层和所述第二层具有分别通过所述多材料层中限定的开口而暴露的第一组侧壁和第二组侧壁；以及选择性地将氧化层形成在所述第二层中的所述第二组侧壁上。

在另一实例中，一种将纳米线结构形成在基板上的方法包括：主要将氧化层形成在基板上设置的多材料层的一部分上，其中所述多材料层包括重复的第一层和第二层对，所述第一层和所述第二层具有分别通过所述多材料层中限定的开口而暴露的第一组侧壁和第二组侧壁，其中选择性地将所述氧化层形成在所述第二层中的所述第二组侧壁上。

在又一实例中，一种将纳米线结构形成在基板上的方法包括：主要将氧化层形成在基板上设置的多材料层的一部分上，其中所述多材料层包括重复的硅层和SiGe层对，所述硅层和所述SiGe层具有分别通过所述多材料层中限定的开口而暴露的第一组侧壁和第二组侧壁，其中所述氧化层被选择性地形成在其上的所述部分位于所述SiGe层中的所述第二组侧壁上。

附图说明

为了能够详细理解本发明的上述特征的方式，可通过参照实施方式对上文所简要概述的本发明进行更具体的描述，一些实施方式在附图中示出。然而，应当注意，附图仅仅示出本发明的典型实施方式，并且因此不应视为限制本发明的范围，因为本发明可允许其他等效实施方式。

图1描绘了可被用于在基板上执行沉积工艺的等离子体处理腔室；

图2描绘了可包括将被并入其中的图1的等离子体处理腔室的处理系统；

图3描绘了用于制造形成在基板上的纳米线结构的方法的流程图；

图4A-4C描绘了用于在图3的制造工艺期间用期望材料形成纳米线结构的序列的一个实例的截面图；以及

图5A-5B描绘了水平全环栅极(hGAA)结构的实例的示意图。

为了促进理解，已在可能的地方使用相同附图标记来指定各图所共有的相同元件。应构想到，一个实施方式的要素和特征可有利地并入其他实施方式，而无需进一步叙述。

然而，应当注意，附图仅仅示出本发明的示例性实施方式，并且因此不应视为限制本发明的范围，因为本发明可允许其他等效实施方式。

具体实施方式

提供用于制造水平全环栅极(hGAA)半导体器件结构的具有受控寄生电容的纳米线结构的方法。在一个实例中，包括以交替堆叠构型布置的不同材料(例如，第一材料和第二材料)的超晶格结构(superlattice structure)可形成在基板上，以稍后被用作水平全环栅极(hGAA)半导体器件结构的纳米线(例如，沟道结构)。可执行选择性氧化工艺以选择性地将氧化层形成在超晶格结构中的第一材料的侧壁上，而第二材料上发生最小程度氧化。在超晶格结构中的第一材料与第二材料的侧壁上的氧化选择性大于5:1。这样，维持并控制在纳米线与源极/漏极区域之间形成有寄生器件的界面以便有效降低寄生电容。

图1是如以下进一步描述的适于执行选择性氧化工艺的说明性处理系统132的截面图。处理系统132可为以及SE或GT沉积系统，所有这些系统均能够从加利福尼亚州圣克拉拉市的应用材料公司(Applied Materials Inc.,Santa Clara,California)购得。构想的是，其他处理系统(包括可从其他制造商获得的那些)可适于实践本发明。

处理系统132包括处理腔室100，所述处理腔室被耦接至气体面板130和控制器110。处理腔室100一般包括顶部124、侧部101和底壁122，它们限定内部容积126。

支持基座150提供在腔室100的内部容积126中。基座150可由铝、陶瓷以及其他合适材料制成。在一个实施方式中，基座150是由陶瓷材料(诸如氮化铝)制成，这种材料是适合用于高温环境(诸如等离子体工艺环境)中的材料，而不造成对基座150的热损坏。基座150可以使用升降机构(未示出)在腔室100内在垂直方向上移动。

基座150可以包括嵌入式加热器元件170，该嵌入式加热器元件170适于控制支持在基座150上的基板190的温度。在一个实施方式中，基座150可通过将电流从电源106施加至加热器元件170来电阻加热。在一个实施方式中，加热器元件170可由被封装在镍铁铬合金(例如，)鞘管中的镍铬线制成。从电源106供应的电流通过控制器110调节，以便控制加热器元件170所产生的热量，藉此在任何合适温度范围下进行膜沉积的过程中，维持基板190和基座150处于基本上恒定的温度。在另一实施方式中，基座可根据需要被维持处于室温。在又一实施方式中，基座150还可根据需要包括冷却器(未示出)，以便根据需要将基座150冷却在低于室温的范围中。可调整所供应的电流以选择性地将基座150的温度控制在约100摄氏度至约1100摄氏度之间，例如，在200摄氏度至约1000摄氏度之间，诸如在约300摄氏度至约800摄氏度之间。

温度传感器172(诸如热电偶)可被嵌入支持基座150中，以便以常规的方式监测基座150的温度。测量到的温度将由控制器110用来控制供应到加热器元件170的功率，以便将基板维持在期望温度。

真空泵102被耦接至腔室100的壁101中形成的端口。真空泵102用于维持处理腔室100中的期望气体压力。真空泵102还从腔室100抽空处理后的气体以及工艺的副产物。

具有多个孔隙128的喷淋头120被耦接至处理腔室100在基板支持基座150上方的顶部124。喷淋头120的孔隙128用于将工艺气体引入腔室100中。孔隙128可以具有不同大小、数量、分布、形状、设计和直径，以便促进用于不同工艺要求的各种工艺气体的流动。喷淋头120被连接至气体面板130，从而允许各种气体在工艺过程中供应到内部容积126。等离子体是由离开喷淋头120的工艺气体混合物形成，以便增强工艺气体的热解，从而导致材料沉积在基板190的表面191上。

喷淋头120和基板支持基座150可形成为内部容积126中的一对间隔开的电极。一或多个RF功率源140将偏置电位通过匹配网络138提供到喷淋头120，以便促进在喷淋头120与基座150之间产生等离子体。替代地，RF功率源140和匹配网络138可耦接至喷淋头120、基板支持基座150，或耦接至喷淋头120和基板支持基座150两者，或耦接至设置在腔室100外部的天线(未示出)。在一个实施方式中，RF功率源140可以在约30kHz至约13.6MHz的频率下提供在约10瓦特与约3000瓦特之间的功率。

任选的水蒸气产生(WVG)系统152被耦接至处理系统132，该水蒸汽产生(WVG)系统152与处理腔室100中限定的内部容积126流体连通。WVG系统152借助O₂和H₂的催化反应产生超高纯度水蒸气。在一个实施方式中，WVG系统152具有内衬有催化剂的反应器或催化筒，其中借助化学反应来产生水蒸气。催化剂可包括金属或合金，诸如钯、铂、镍、他们的组合物以及它们的合金。

控制器110包括用于控制工艺序列并调节来自气体面板130和WVG系统152的气体流动的中央处理单元(CPU)112、存储器116和支持电路114。CPU 112可为可用于工业环境的任何形式的通用计算机处理器。软件例程可以存储在存储器116(诸如随机存取存储器、只读存储器、软盘或硬盘驱动器，或者其他形式的数字存储装置)中。支持电路114常规地耦接到CPU 112，并且可以包括高速缓存、时钟电路、输入/输出系统、电源等等。控制器110与处理系统132的各种组件之间的双向通信通过许多信号电缆(统称为信号总线118，其中一些在图1中示出)进行处理。

图2描绘了可实践本文所述方法的半导体处理系统200的平面图。一种可适于从本发明受益的处理系统是可从加利福尼亚州圣克拉拉市应用材料公司商购的300mm Producer^TM处理系统。处理系统200一般包括：前部平台202，在所述前部平台中，FOUP214中包括的基板盒218受到支持，并且基板被装载到装载锁定腔室209中并从中卸载；传送腔室211，所述传送腔室容纳基板处理器213；以及一系列的串接处理腔室206，所述串接处理腔室安装在所述传送腔室211上。

每一个串接处理腔室206包括用于对基板进行处理的两个工艺区域。这两个工艺区域共享共同的气体供应源、共同的压力控制和共同的工艺气体排放/泵送系统。所述系统的模块化设计使得能够快速从任一个配置转换成任何其他配置。可出于执行特定工艺步骤的目的而更改腔室的布置和组合。根据本发明的方面，串接处理腔室206中的任何一者可以包括如下所述的盖，它包括以上参照图1中描绘的处理腔室100所描述的一个或多个腔室配置。应当注意，处理腔室100可根据需要被配置成执行沉积工艺、蚀刻工艺、固化工艺或加热/退火工艺。在一个实施方式中，被示为所设计的单个腔室的处理腔室100可被并入半导体处理系统200中。

在一个实施方案中，处理系统132可适配有串接处理腔室中的一个或多个，所述串接处理腔室具有已知适应各种其他已知工艺(诸如化学气相沉积(CVD)、物理气相沉积(PVD)、蚀刻、固化或加热/退火等)的支持腔室硬件。例如，系统200可配置有处理腔室100之一作为等离子体沉积腔室，以用于将诸如电介质膜沉积在基板上。这种配置可最大化研发制造利用，并且如果需要的话，消除经蚀刻的膜暴露于大气。

包括中央处理单元(CPU)244、存储器242和支持电路246的控制器240被耦接至半导体处理系统200的各种组件，以便促进对本发明的工艺的控制。存储器242可为任何计算机可读的介质，诸如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘或任何其他形式的数字存储装置(无论是半导体处理系统200或CPU 244的本地还是远程的)。支持电路246被耦接到CPU 244，以便以常规的方式支持CPU。这些电路包括高速缓存、电源、时钟电路、输入/输出电路和子系统等等。存储在存储器242中的软件例程或一系列的程序指令在由CPU 244执行时，执行串接处理腔室206。

图3是用于利用复合材料制造纳米线结构(例如，沟道结构)以用于水平全环栅极(hGAA)半导体器件结构的方法300的一个实例的流程图。图4A-4C是对应于方法300的各种阶段的复合基板的一部分的截面图。方法300可以用来在基板上形成水平全环栅极(hGAA)半导体器件结构的具有期望材料的纳米线结构，它可稍后用于形成场效应晶体管(FET)。替代地，方法300可有益地用于制造其他类型结构。

方法300在操作302处通过提供基板(诸如如图4A所示其上形成有膜堆叠401的图2中描绘的基板502)开始。基板502可为如下材料，诸如结晶硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、锗化硅、锗、掺杂或未掺杂多晶硅、掺杂或未掺杂硅晶片以及图案化或未图案化晶片绝缘体上的硅(SOI)、碳掺杂氧化硅、氮化硅、掺杂硅、锗、砷化镓、玻璃或蓝宝石。基板502可以具有各种尺寸，诸如200mm、300mm、450mm或其他直径，并且可为矩形或方形的面板。除非另外指明，否则本文所述实例在具有200mm直径、300mm直径或450mm直径的基板上进行。

膜堆叠401包括多材料层212，所述多材料层设置在任选的材料层504上。在其中任选的材料层504不存在的实施方式中，膜堆叠401可根据需要直接形成在基板502上。在一个实例中，任选的材料层504是绝缘材料。该绝缘材料的合适实例可以包括氧化硅材料、氮化硅材料、氮氧化硅材料或任何合适绝缘材料。替代地，任选的材料层504可根据需要为任何合适材料，包括导电材料或非导电材料。多材料层212包括至少一对层，每对包括第一层212a和第二层212b。虽然图4A中描绘的实例示出四对，每对包括第一层212a和第二层212b(交替的对，每对包括第一层212a和第二层212b)，但应注意，对数(每对包括第一层212a和第二层212b)可基于不同工艺需要而变化。在一个特定实施方式中，可沉积4对的第一层212a和第二层212b以在基板502上形成多材料层212。在一个实施方案中，每单个第一层212a的厚度可在约与约之间，诸如约并且每单个第二层212b的厚度可在约与约之间，诸如约多材料层212可以具有在约与约之间的总厚度，诸如在约与约之间。

第一层212a可为通过外延沉积工艺形成的晶体硅层，诸如单晶(single crystalline)硅层、多晶硅层或单晶质(monocrystalline)硅层。替代地，第一层212a可为掺杂硅层，包括p型掺杂硅层或n型掺杂硅层。合适的p型掺杂物包括B掺杂物、Al掺杂物、Ga掺杂物、In掺杂物等等。合适的n型掺杂物包括N掺杂物、P掺杂物、As掺杂物、Sb掺杂物等等。在又一实例中，第一层212a可为第III-V族材料，诸如GaAs层。第二层212b可为含Ge层，诸如SiGe层、Ge层或其他合适的层。替代地，第二层212b可为掺杂硅层，包括p型掺杂硅层或n型掺杂硅层。在又一实例中，第二层212b可为第III-V族材料，诸如GaAs层。在又一实例中，第一层212a可为硅层，并且第二层212b是金属材料，所述金属材料具有高k材料涂层在金属材料的外表面上。高k材料的合适实例包括二氧化铪(HfO₂)、二氧化锆(ZrO₂)、氧硅酸铪(HfSiO₄)、氧化铪铝(HfAlO)、氧硅酸锆(ZrSiO₄)、二氧化钽(TaO₂)、氧化铝、铝掺杂的二氧化铪、钛酸锶铋(BST)或钛酸铂锆(PZT)等等。在一个特定实施方案中，涂层是二氧化铪(HfO₂)层。

在图4A中描绘的特定实例中，第一层212a是晶体硅层，诸如单晶硅层、多晶硅层或单晶质硅层。第二层212b是SiGe层。

在一些实例中，硬掩膜层(未示于图4A中)和/或图案化的光刻胶层可设置在多材料层212上，以图案化多材料层212。在图4A中示出的实例中，已经在先前图案化工艺中图案化多材料层212，以便在多材料层212中形成开口402，所述开口可稍后具有源极/漏极锚头形成在其中。

在基板502是晶体硅层并且绝缘层504是氧化硅层的实施方案中，第一层212a可为本征外延硅层，并且第二层212b是SiGe层。在另一实施方案中，第一层212a可为含掺杂硅的层，并且第二层212b可为本征外延硅层。含掺杂硅的层可为p型掺杂物或n型掺杂物，或根据需要为SiGe层。在基板502是Ge或GaAs基板的又一实施方案中，第一层212a可为GeSi层，并且第二层212b可为本征外延Ge层，或反之亦然。在其中基板502是主要具有<100>处的晶面的GaAs层的又一实施方案中，第一层212a可为本征Ge层，并且第二层212b是GaAs层，或反之亦然。应当注意，基板材料以及多材料层212中的第一层212a和第二层212b的选择可呈利用以上列出的材料的不同组合。

在任选的操作303处，内衬层404可形成在多材料层212的侧壁405上，如图4B2所示。内衬层404可以提供基本上平面(例如，均匀)的表面，所述表面允许氧化层稍后以良好的界面粘附和平面度形成在其上。用于形成氧化层的工艺将会稍后在操作304处进行描述。因此，在其中多材料层212的侧壁405是具有期望直度的基本上平面的实施方式中，可消除内衬层404，并且在操作304处，可以将氧化层直接形成在多材料层212的侧壁405上。

在一个实例中，内衬层404可从可有助于以界面处良好的粘附性将氧化层桥接至多材料层212的侧壁405的材料中进行选择。此外，内衬层404可以具有足够厚度以从多材料层212的侧壁405填充在纳米级粗糙表面中，以便提供基本上平面的表面，该基本上平面的表面允许氧化层稍后以期望水平的平面度和平坦度形成在其上。在一个实例中，内衬层404可以具有在约0.5nm与约5nm之间的厚度。

在一个实施方式中，内衬层404是含硅电介质层，诸如含氮化硅的层、含碳化硅的层、含氧化硅的层，例如，SiN、SiON、SiC、SiCN、SiOC或氧碳氮化硅或具有掺杂物的硅材料等等。形成在含硅电介质层中的掺杂物可以具有相对低的浓度，具有富硅原子的膜性质。在一个实例中，内衬层404是氮化硅层或氮氧化硅(SiON)，具有在约与约之间的厚度，诸如约内衬层404可以在PVD、CVD、ALD或其他合适等离子体处理腔室中通过CVD工艺、ALD工艺或任何合适沉积技术形成。

在操作304处，在任选的内衬层404形成在多材料层212的侧壁405上后，可执行选择性氧化物沉积以选择性地将氧化层形成在多材料层212的某些区域上。在其中不执行任选操作303并且内衬层404未形成在基板上的实例中，可直接在基板上执行选择性氧化物沉积工艺，如图4B1中提及。

由于多材料层212中的第一层212a和第二层212b是由不同材料制成，因此当执行选择性氧化物沉积工艺时，氧化工艺可相对于另一材料主要在一种材料上发生。在图4B1中描绘的实例中，其中第一层212a是硅层并且第二层212b是SiGe层，选择性氧化工艺可主要发生在第二层212b的侧壁406上，而非发生在第一层212a上。发生在第二层212b的侧壁406上的选择性氧化工艺主要在第二层212b的侧壁406上形成氧化层407。认为，SiGe合金具有比主要含硅材料更高的活性。因此，当供应氧原子时，氧原子倾向于以更快反应速率与SiGe合金中的Si原子反应，而非与来自主要含硅材料材料的Si原子反应，由此提供选择性沉积工艺，以便主要在SiGe合金的第二层212b的侧壁406上而非在第一层212a上形成氧化层407。最小氧化物残余物411可出现在第一层212a的侧壁408上。

氧化工艺消耗来自第二层212b中的SiGe合金的硅原子，从而将硅原子朝外拉，以与氧原子反应来形成氧化层407。由于Ge原子可以在氧化工艺过程中相对较容易活化和移动，因此第二层212b中的硅原子被逐渐地拉出，并与氧原子反应以在侧壁406上形成氧化层407。

相比之下，由于第一层212a中的硅原子并不具有Ge原子来作为活性驱动器以便主动将硅原子向外推向允许反应以与氧原子反应的位置，因此第一层212a中的氧化层形成速率显著低于第二层212b中的氧化层形成速率，由此提供选择性氧化工艺，该选择性氧化工艺主要在第二层212b的侧壁406上而非在第一层212a上形成氧化层407。在一个实例中，第二层212b(例如，SiGe层)和第一层212a(例如，硅层)之间的氧化速率的选择性大于5:1，诸如约6:1和10:1。

在一个实施方案中，选择性氧化工艺可以在合适的等离子体处理腔室中执行，包括处理腔室，诸如图1中描绘的处理腔室100或其他合适的等离子体腔室。处理温度被控制在低温范围内，诸如小于1200摄氏度。认为，低温工艺可以提供温和的热能来消耗硅原子，并且将硅原子朝向侧壁的存在有氧原子的表面推动，以便形成氧化硅407，而不损坏由膜堆叠401中的Ge原子形成的晶格结构。这样，硅原子中的一部分可逐渐转化成氧化层407，而不形成界面部位或原子空位。在一个实施方案中，工艺温度可实现为在约100摄氏度至约1100摄氏度之间，例如，在200摄氏度至约1000摄氏度之间，诸如在约300摄氏度与约800摄氏度之间。

在一个实施方案中，氧化工艺可以在含等离子体的环境(诸如去耦等离子体氧化或快速热氧化)、热环境(诸如火炉)或热等离子体环境(诸如APCVD、SACVD、LPCVD或任何合适的CVD工艺)中执行。氧化工艺可通过在处理环境中使用含氧的气体混合物来执行，以使多材料层212反应。在一个实施方案中，含氧的气体混合物包括具有或没有惰性气体的含氧气体中的至少一者。含氧气体的合适实例包括O₂、O₃、H₂O、NO₂、N₂O、蒸汽、水汽等等。与处理气体混合物一起供应的惰性气体的合适实例包括Ar、He、Kr等等中的至少一者。在示例性实施方式中，在含氧的气体混合物中供应的含氧气体是具有在约50sccm与约1000sccm之间的流速的O₂气体。

在氧化工艺过程中，可调节若干工艺参数以控制氧化工艺。在一个示例性的实施方案中，工艺压力被调节为在约0.1Torr与约大气压力(例如，760Torr)之间。在一个实例中，如在操作304处执行的氧化工艺被配置成具有相对高的沉积压力，诸如大于100Torr的压力，诸如在约300Torr与大气压力之间。可用于在操作304处执行选择性氧化工艺的合适技术可以根据需要包括去耦等离子体氧化工艺(DPO)、等离子体增强化学气相沉积工艺(PECVD)、低压化学气相沉积工艺(LPCVD)、亚大气压化学气相沉积工艺(SACVD)、大气压力化学气相沉积工艺(APCVD)、热炉工艺、氧气退火工艺、等离子体浸入工艺或任何合适工艺。在一个实施方案中，氧化工艺可以在紫外(UV)光照射下执行。

在一个实施方案中，氧化工艺在期望厚度的氧化层407形成在第二层212b的侧壁406上时完成。在一个实例中，氧化层407可以具有在约1nm与约10nm之间的厚度。氧化工艺总的工艺时间可由期望部分的硅原子主要地与氧原子反应以形成期望厚度的氧化层407后的时间模式确定。在一个实例中，基板502经受约5秒至约5分钟的选择性氧化工艺，这取决于第二层212b的氧化速率、气体的压力和流速。在示例性实施方案中，基板502暴露于氧化工艺达约600秒或更少。

此外，在其中内衬层404形成在多材料层212的侧壁405上的实例中，当在操作304处执行选择性氧化工艺时，类似地，氧化层416可仅选择性地形成在第二层212b的侧壁406上，其中内衬层404与之接触，如图4B2’所示。如上所讨论的，第二层212b中的GeSi合金要比第一层212a中存在的Si材料更具活性。在氧化工艺过程中，Ge原子可由来自氧化工艺的热能来活化，从而形成允许将氧原子拉入来与硅原子结合的界面空位。由此，来自选择性氧化工艺的氧原子穿过内衬层404，以与来自第二层212b的硅原子反应，从而在第二层212b的侧壁406上形成氧化层416。由于内衬层404在多材料层212的侧壁405上提供基本上平面的表面，因而形成在第二层212b中、在内衬层404下方的氧化层416仍可维持侧壁405上的基本上为平面的表面，以便根据需要为纳米线结构提供笔直侧壁轮廓。在一个实施方式中，内衬层404结合氧化层416可以具有在约3nm与约15nm之间的厚度，诸如在约7nm与约8nm之间。

在氧化层416、407形成在膜堆叠401中后，第一层212a和具有氧化层416、407形成至其底部的第二层212b的多材料层212可用作具有减小的寄生电容和最小器件泄漏的场效应晶体管(FET)中的纳米线403。

在操作306处，执行温和的表面清洁工艺，以便选择性地将氧化物残余物411(如果存在)从膜堆叠401去除，而不损坏膜堆叠401的表面，如图4C所示。氧化物残余物411可以根据需要由干法蚀刻工艺或湿法蚀刻工艺去除。

图5A描绘了用于水平全环栅极(hGAA)结构500中的具有成对的第一层212a和其中形成有氧化层407的第二层212b的多材料层212的示意图。水平全环栅极(hGAA)结构500使用多材料层212作为源极/漏极锚头508(也分别示为源极锚头和漏极锚头的508a、508b)与栅极结构510之间的纳米线(例如，沟道)。如由圆圈514指示的图5B中的多材料层212的放大图所示，形成在第二层212b的底部(例如，或端部)的氧化层407(或如先前在图4B2’中示出的氧化层416)可有助于管理其中第二层212b与栅极结构510和/或源极/漏极锚头508a、508b接触的界面，以便减小寄生电容并维持最小器件泄漏。

因此，提供用于形成水平全环栅极(hGAA)结构的具有减小的寄生电容和最小器件泄漏的纳米线结构的方法。所述方法利用选择性氧化工艺来选择性地将氧化层形成在来自多材料层的某些类型材料上，以便形成在界面处具有减小的寄生电容和最小器件泄漏的纳米线结构，它可稍后用于形成水平全环栅极(hGAA)结构。因此，可以获得具有期望类型材料和器件电学性能的水平全环栅极(hGAA)结构，尤其对于水平全环栅极场效应晶体管(hGAA FET)中的应用。

尽管上述内容针对本发明的实施方式，但可在不背离本发明的基本范围的情况下设计本发明的其他以及另外实施方式，并且本发明的范围是由随附权利要求书决定。