隧穿场效应晶体管及其制造方法与流程

本发明涉及一种隧穿场效应晶体管及其制造方法，尤其涉及一种具有铁电栅介质的异质结隧穿场效应晶体管及其制造方法。

背景技术：

40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚50nm。单个芯片上集成有上百亿个晶体管。然而，伴随集成度的不断提高，单位面积上晶体管数量急剧增加带来功耗的急剧增大。如今，SOC芯片的功耗已达到百瓦量级，这对器件的封装、散热及冷却提出了更高的要求。集成电路的高功耗一方面会使产品的寿命和可靠性大大降低，另一方面大量的集成电路无时不在消耗着地球上有限的电力资源。在能源问题日趋严重的今天，低压低功耗半导体器件的研制成为当今集成电路技术研究中的重中之重。

在集成电路技术中，功耗一般包括来自开关的动态功耗和来自漏电的静态功耗。伴随器件特征尺寸的不断减小，动态功耗和静态功耗都呈现不断增加的趋势。半导体器件的静态功耗与工作电压(V_dd)成正比，动态功耗与V_dd²成正比，因此在集成电路技术发展的早期一般是通过减小V_dd以获得较小的功耗。当集成电路技术节点在130nm以上时，V_dd与器件的特征尺寸成比例缩小，但是当集成电路技术节点发展到130nm以下，尤其是进入亚100nm以后，V_dd减小的速度已跟不上器件的特征尺寸减小的速度，这一方面是受到电源技术发展的限制，按着摩尔定律集成电路每18个月翻一番，而电源技术要达到相同的发展水平则需要5年；另一方面是受到MOSFET自身工作机制的限制，众所周知，MOSFET是通过栅极控制势垒的升高与降低实现器件的开启与关断，电流的形成来自于载流子势垒跃迁，根据波尔兹曼理 论，MOSFET的亚阈值斜率(Subthreshold slop，SS)不会小于60mV/dec，为了获得好的驱动特性，在减小V_dd的同时需相应减小阈值电压(V_t)，但是由于亚阈值斜率的限制，静态漏电(I_off)将成指数规律的增加，因此器件的工作电压会维持在一个较高的水平。

以14nm技术节点为例，如果按照等比例缩小的规律计算，器件的工作电压应为0..14V，实际上器件的预计工作电压在0..7V，这样功耗将增加25倍，为了降低功耗，实现器件在0..14V下工作，同时要保证具有好的开关特性(I_on/I_off>10³)，那么器件的亚阈值斜率应该≤45mV/dec。因此，为了获得低压低功耗器件，需克服亚阈值斜率为60mV/dec的壁垒，超陡亚阈值斜率半导体器件的研究逐渐引起人们的关注。

隧穿场效应晶体管以其优良的电学特性和可实现性引起了研究人员的注意，被认为是未来低压低功耗领域最有希望的半导体器件之一。隧穿场效应晶体管通过载流子隧穿机制实现器件的工作，因此可以获得超陡亚阈值斜率。但是，由于受制于载流子隧穿几率的影响，实际制备中隧穿场效应晶体管的驱动电流一直较低，成为隧穿场效应晶体管迫切需要解决的关键问题。

技术实现要素：

本发明的目的旨在解决上述技术缺陷，提供一种隧穿场效应晶体管及其制造方法。

本发明提供了一种隧穿场效应晶体管，包括：半导体衬底；沟道区，位于所述半导体衬底上；栅介质层，位于所述沟道区上，所述栅介质层为具有铁电属性的栅介质层；栅电极层，所述栅电极层位于所述栅介质层上，并与所述栅介质层形成栅堆叠；源/漏区，具有第一掺杂类型的源区和第二掺杂类型的漏区位于所述沟道区两侧且嵌入半导体衬底中，其中，部分源区延伸至所述栅堆叠下方；袋区，具有第二掺杂类型的袋区位于所述栅堆叠下方源区中并被源区所包裹。

优选地，所述半导体衬底为本征掺杂或具有第一掺杂类型的轻掺杂半导体衬底。

优选地，所述袋区具有异质结构。

优选地，所述具有铁电属性的栅介质层的材料选自氧化铪、氧化锰、氧化钛、氧化钽、氧化铁的任一种或组合；任选地，栅介质层进一步包括选自硅(Si)、锆(Zr)、铌(Nb)、铬(Cr)、钒(V)、钇(Y)、锝(Tc)、铼(Re)、镧(La)、铈(Ce)、铋(Bi)元素任一种或其组合的掺杂。

其中，袋区与源区之间的界面靠近或者重合了源区与沟道区之间的界面；任选地，栅堆叠至少完全覆盖了袋区和沟道区并优选地超出。

另外，本发明提供了一种隧穿场效应晶体管的制备方法，包括步骤：S1，提供半导体衬底；S2，在所述半导体衬底上形成沟道区、具有第一掺杂类型的源区和具有第二掺杂类型的漏区，其中所述源区与漏区位于所述沟道区两侧；S3，在所述源区中形成具有第二掺杂类型的袋区；S4，在所述袋区和沟道区上方形成栅介质层，所述栅介质层为具有铁电属性的栅介质层，所述栅介质层覆盖部分源区；S5，在所述栅介质层上形成栅电极层。

优选地，步骤S2具体包括：在半导体衬底中形成具有第一掺杂类型的源区；在半导体衬底中形成具有第二掺杂类型的漏区；在源区与漏区之间形成沟道区。

优选地，步骤S3具体包括：在源区中形成具有异质结构和第二掺杂类型的袋区。形成异质结的步骤进一步包括：注入与半导体衬底不同材料的离子，使得半导体衬底中的源区的一部分被非晶化；退火，使得非晶化的一部分源区成为袋区；执行注入掺杂或者在非晶化注入同时掺杂，使得袋区具有第二掺杂类型。

优选地，步骤S4具体包括：在袋区和沟道区上方形成具有铁电属性的氧化铪、氧化锰、氧化钛、氧化钽、氧化铁基铁电栅介质层，所述栅介质层覆盖部分源区。

依照本发明的隧穿场效应晶体管及其制备方法，通过在袋区形成异质结，从而减小袋区与源区界面处能带间隙，提高载流子的隧穿几率，从而提高晶体管的驱动能力，同时通过采用具有铁电属性的栅介质层，利用铁电栅介质层的表面电势放大作用实现导通电流的进一步提高。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据本发明实施例得到的隧穿场效应晶体管的结构示意图；

图2--7示出了根据本发明实施例制造隧穿场效应晶体管的流程中各步骤对应的器件结构的截面图。

附图标记说明：

1000，半导体衬底；1002，沟道区；1004，非晶化层；1006，源区；1008，袋区；1010，漏区；1012，栅介质；1014，栅电极；1016，侧墙；1018，金属硅化物；1020，隔离结构。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

图1示出了根据本发明的一个实施例得到的隧穿场效应晶体管(T--FET)。其中，该隧穿场效应晶体管包括：

半导体衬底1000；沟道区1002，位于半导体衬底1000上；源区1006，位于沟道区1002一侧且嵌入半导体衬底中，部分源区延伸至栅堆叠下；袋区1008，位于源区1006中且被源区1006所包裹；漏区1010，位于沟道区1002另一侧且嵌入半导体衬底中；栅堆叠，位于沟道区1002和袋区1008上，栅堆叠包括栅介质层1012和栅电极层 1014，栅介质层1012位于沟道区1002和袋区1008上，栅电极层1014位于栅介质层1012上；侧墙1016，位于栅堆叠两侧。

优选地，在源区1006和漏区1010的上表面还包括金属硅化物1018。其中，器件的两侧还包括有隔离结构1020，例如可以是浅沟槽隔离或其他隔离结构。

优选地，半导体衬底1000为本征掺杂或轻掺杂半导体衬底，如果半导体衬底1000为轻掺杂半导体衬底，掺杂类型应与源区1006相同，为第一掺杂类型(例如为p--型)。衬底1000的材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1000优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。

优选地，源区1006与漏区1010位于栅堆叠两侧且嵌入半导体衬底1000，掺杂类型相反(并优选地掺杂浓度大于衬底1000的浓度)，其中源区1006为第一掺杂类型(例如为p)，漏区1010为第二掺杂类型(例如为n)。

优选地，袋区1008位于源区1006中并被源区1006所包裹，袋区1008掺杂类型与源区1006掺杂类型相反，为第二掺杂类型(例如为n+)。并且进一步优选地，袋区1008为异质结构(与源区(例如Si)材质不同)，例如SiGe、SiC或SiGeC异质结构。

优选地，栅介质层1012为具有铁电属性的薄膜，包括但不限于氧化铁基、氧化铪(HfO₂)基、氧化锰基、氧化钛基、氧化钽基铁电栅介质层，具体可以为包括硅(Si)、锆(Zr)、铌(Nb)、铬(Cr)、钒(V)、钇(Y)、锝(Tc)、铼(Re)、镧(La)、铈(Ce)、铋(Bi)等元素掺杂的氧化铪(HfO₂)、氧化锰、氧化钛、氧化钽、氧化铁的铁电栅介质层。

优选地，栅电极层1014为金属栅电极层，例如可以包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物和/或导电氧化物，栅电极层1014中还可掺杂有C、F、N、O、B、P、As 等元素以调节功函数。栅电极层1014与栅介质层1012之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅电极层1014与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅电极层1014与阻挡层的材料同时沉积在栅介质层1012上，因此栅电极层包括上述阻挡层的材料。

在本发明的实施例中，通过在袋区形成异质结，从而减小袋区与源区界面处能带间隙，提高载流子的隧穿几率，从而提高晶体管的驱动能力，同时通过采用具有铁电属性的栅介质层，利用铁电栅介质层的表面电势放大作用实现导通电流的进一步提高。

图2～7详细示出了根据本发明实施例制造隧穿场效应晶体管流程中各步骤的截面图。以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。

首先，如图2所示，提供半导体衬底1000。半导体衬底1000为本征掺杂或轻掺杂半导体衬底，可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、GeOI(绝缘体上锗)等。此外，半导体衬底1000可以可选地包括外延层。对于本发明的实施例，优选采用本征掺杂硅衬底。

接着，在半导体衬底1000上形成隔离结构1020，优选采用浅沟槽隔离(Shallow Trench Isolation,STI)。在本发明的实施例中也可以采用其他隔离结构，隔离结构与本发明的主旨无关，这里不再赘述。

然后，如图3所示，在半导体衬底1000上形成P型源区1006和N型漏区1010，具体地，首先在半导体衬底1000上光刻形成P型源区图案，接着注入P型掺杂元素，可以为B、BF₂、Al、Ga、In离子；然后半导体衬底1000上光刻形成N型漏区图案，接着注入N型掺杂元素，可以为P、As、Sb离子；然后高温退火推进形成P型源区1006和N型漏区1010。其中优选地，源区1006的面积大于漏区1010(例如至少沿沟道区方向长/宽更大)，以便于稍后形成袋区以进一步提 高驱动能力。

然后，在P型源区1006中形成袋区1008。具体地，首先在半导体衬底1000上光刻形成袋区图案；接着，注入锗Ge、和/或碳C等元素以至少使得源区靠近沟道区的部分非晶化，注入能量为3至30keV，注入剂量为10¹³至10¹⁵cm^--2，在半导体衬底表面、特别是源区1006中靠近沟道区1002的那部分形成非晶化层1004，如图4所示，接着超低能注入N型掺杂元素(注入能量优选小于非晶化注入能量以避免对源区或衬底损伤过大，也即通过调整注入能量调节非晶化区域的深度使其小于源区自身厚度)，可以为As或Sb离子，注入能量为3至10keV，注入剂量为10¹⁶至10¹⁸cm^--2。此外，也可以在非晶化离子注入的过程中同步添加掺杂元素。虽然图4中所示非晶化区1004与源区1006边缘相接，但是实际上也可以位于源区1006的非边缘区，也即源区1006边缘(或与沟道区1002界面)与非晶化区1004之间还具有一定间隙。

然后快速热退火形成袋区1008，如图5所示，快速热退火方式可以采用尖峰退火(Spike--anneal)或激光退火(Laser--anneal)快速热退火方式，退火温度例如550～850℃、优选600～800℃、最佳700℃，退火时间例如1s～1h。形成的袋区应位于P型源区中，且被P型源区所包裹。同时，在袋区1008快速热退火过程中，非晶化层1004重新分布形成SiGe、SiC或SiGeC异质结构。

接着，如图6所示，形成栅堆叠，具体地，首先，在半导体衬底1000上形成栅介质层，栅介质层优选为HfO₂基铁电栅介质层，例如可以包括硅(Si)、锆(Zr)等元素掺杂的HfO₂铁电栅介质层；接着，在栅介质层上继续形成栅电极层，栅介质层优选为TaN、TiN、MoN、Mo或W中的任一种或几种；然后，对栅介质层和栅电极层进行图案化刻蚀形成栅堆叠，栅堆叠应位于袋区和沟道区上方。如图6所示，栅极堆叠完全覆盖袋区1008和沟道区1002，也即至少覆盖了源区1006的一部分，并且任选地还可以覆盖漏区1010的一部分。此外，在本发明其他实施例中，栅极堆叠也可以超出袋区1008的范围而向图中左侧扩展。

然后，如图7所示，在栅堆叠两侧形成侧墙1016，在侧墙1016两侧源区1006和漏区1010上形成金属硅化物1018。优选地，硅化物1018与袋区1008之间的距离大于等于侧墙1016的最大厚度，以避免硅化物1018中的金属离子横向迁移扩散进入袋区而导致器件失效。

最后，按照常规的器件形成方法，在整个半导体器件结构上形成层间介质层，并在层间介质层中形成与栅极和源/漏的接触(均未示出)。

本发明的实施例，采用锗预非晶化技术与超低能注入工艺相结合实现超浅结，同时锗预非晶化技术的采用可以在器件表面形成异质结，提高载流子的隧穿几率，从而提高器件的电学特性。

此外，高k栅介质和金属栅技术的采用使后续制备工艺在低温下进行，消除了高温工艺对结深的影响。

依照本发明的隧穿场效应晶体管及其制备方法，通过在袋区形成异质结，从而减小袋区与源区界面处能带间隙，提高载流子的隧穿几率，从而提高晶体管的驱动能力，同时通过采用具有铁电属性的栅介质层，利用铁电栅介质层的表面电势放大作用实现导通电流的进一步提高。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。