一种形成3DNAND闪存的方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种形成3D NAND闪存的方法。

背景技术：

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限。在此背景的下，为解决平面闪存遇到的困难，以追求更低的单位存储单元生产成本，各种不同的三维闪存存储器结构应运而生。

随着3D技术的发展，膜层堆叠（film stack ）越来越多，台阶（staircase ）的个数越来越多， 台阶刻蚀（etch ）的次数和PR 修剪（Trim）的次数也相应增多，对PR的厚度及刻蚀的要求也相应增加。

目前的刻蚀方法是1次PR mask （光罩）或修剪，一次刻蚀，做出一个台阶； 导致制程步骤多，工艺流程长，对PR的要求增加，而且步骤到步骤（step to step ）的CD 及CDU （Critical Dimension Uniformity，关键性尺寸均匀性）也不好控制，这是本领域技术人员所不愿意见到的。

技术实现要素：

针对上述存在的问题，本发明公开了一种形成3D NAND闪存的方法，包括：

步骤S1，提供一包括T层（Tiers）叠层结构的PAD，所述PAD包括阵列区、第一台阶区和第二台阶区，且所述第一台阶区和所述第二台阶区分别位于所述阵列区的两侧，其中T=2 ⁿ，且n≥2；

步骤S2，利用1+㏒₂N道光罩刻蚀所述PAD以于所述第一台阶区和所述第二台阶区中各形成N个阶梯，其中位于所述第一台阶区的N个阶梯分别位于第1层叠层结构至第N层叠层结构中，位于所述第二台阶区的N个阶梯分别位于第T/2+1层叠层结构至第T/2+N层叠层结构中；其中N≥2；

步骤S3，在位于所述第一台阶区的N个阶梯和位于所述第二台阶区的N个阶梯的基础上，继续利用T/2N-1道光罩刻蚀所述T层叠层结构形成T个台阶，以形成所述3D NAND闪存。

上述的形成3D NAND闪存的方法，其中，每层所述叠层结构中均包括氮化硅和氧化硅。

上述的形成3D NAND闪存的方法，其中，形成所述包括T层叠层结构的PAD的步骤包括：

提供一衬底；

于所述衬底上交替沉积T次所述氮化硅和所述氧化硅以形成所述包括T层叠层结构的PAD。

上述的形成3D NAND闪存的方法，其中，所述步骤S2包括：

利用1道光罩刻蚀位于所述第二台阶区的所述T层叠层结构以将第T/2+1层叠层结构的部分上表面予以暴露；

利用㏒₂N道光罩刻蚀所述PAD以于所述第一台阶区和所述第二台阶区中各形成所述N个阶梯。

上述的形成3D NAND闪存的方法，其中，所述步骤S3包括：

利用1道光罩分别将位于所述第一台阶区的N个阶梯的部分上表面和位于所述第二台阶区的N个阶梯的部分上表面均予以暴露；

进行刻蚀工艺以于所述第一台阶区的N个阶梯和所述第二台阶区的N个阶梯的下方各形成N个阶梯；

继续利用T/2N-2道光罩刻蚀所述PAD以形成所述3D NAND闪存。

上述的形成3D NAND闪存的方法，其中，形成所述T个台阶所需要的光罩的数量为M；

其中M=㏒₂N+T/2N。

上述的形成3D NAND闪存的方法，其中，所述方法中，于所述T层叠层结构的上表面形成一层光刻胶，且在形成所述3D NAND闪存的过程中，对所述光刻胶进行修剪的次数为M。

上述发明具有如下优点或者有益效果：

本发明公开了一种形成3D NAND闪存的方法，先通过1+㏒2N道光罩和刻蚀工艺将台阶打开的地方做成不同阶梯的差异，然后通过1道光罩或PR 修剪和刻蚀，1次刻蚀出2N个台阶，从而减少工艺步骤，同时节省了工艺成本。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是本发明实施例中形成3D NAND闪存的方法流程图；

图2是本发明实施例中PAD的俯视图；

图3～9是本发明实施例中经光罩修剪后的PR俯视图。

具体实施方式

如图1所示，本发明公开了一种形成3D NAND闪存的方法，包括：

步骤一，提供一包括T层叠层结构的PAD，PAD包括阵列区、第一台阶区和第二台阶区，且第一台阶区和第二台阶区分别位于阵列区的两侧，其中T=2 ⁿ，且n≥2。

在本发明一个优选的实施例中，每层叠层结构中均包括氮化硅和氧化硅。

在本发明一个优选的实施例中，形成包括T层叠层结构的PAD的步骤包括：

提供一衬底；

于衬底上交替沉积T次氮化硅和氧化硅以形成包括T层叠层结构的PAD。

步骤二，利用1+㏒₂N道光罩刻蚀PAD以于第一台阶区和第二台阶区中各形成N个阶梯，其中位于第一台阶区的N个阶梯分别位于第1层叠层结构至第N层叠层结构中，位于第二台阶区的N个阶梯分别位于第T/2+1层叠层结构至第T/2+N层叠层结构中；其中N≥2。

在本发明一个优选的实施例中，步骤二包括：

利用1道光罩刻蚀位于第二台阶区的T层叠层结构以将第T/2+1层叠层结构的部分上表面予以暴露；

利用㏒₂N道光罩刻蚀PAD以于第一台阶区和第二台阶区各形成N个阶梯。

步骤三，在位于第一台阶区的N个阶梯和位于第二台阶区的N个阶梯的基础上，继续利用T/2N-1道光罩刻蚀T层叠层结构形成T个台阶，以形成所述3D NAND闪存。

值得注意的是，N为预定的在步骤三中一次每道光罩在各台阶区形成的台阶数，N的值可由本领域技术人员根据工艺需求设定。

在本发明一个优选的实施例中，上述步骤三包括：

利用1道光罩分别将位于第一台阶区的N个阶梯的部分上表面和位于第二台阶区的N个阶梯的部分上表面均予以暴露；

从上述步骤中暴露的阶梯表面进行刻蚀工艺以于第一台阶区的N个阶梯和第二台阶区的N个阶梯的下方各形成N个阶梯；

继续利用T/2N-2道光罩刻蚀PAD以形成3D NAND闪存。

在本发明一个优选的实施例中，形成T个台阶所需要的光罩的数量为M；同时，在上述步骤一和步骤二之间还包括于T层叠层结构的上表面形成一层光刻胶的步骤，且在形成3D NAND闪存的过程中，对光刻胶进行修剪的次数为M；有上述步骤可知：

M=1+㏒2N+T/2N-1= ㏒2N+T/2N

以T=32Tiers 为例，即该PAD总共包括32层叠层结构:

设定N=2 时

总共需要的mask是： M=1+32/(2*2)=9

N=4 时

总共需要的mask是： M=2+32/(4*2)=6

…

我们以T=96Tiers 为例:

N=2 时

总共需要的mask是： M=1+96/(2*2)=25

N=4 时

总共需要的mask是： M=2+96/(4*2)=14

N=8 时

总共需要的mask是： M=3+96/(8*2)=9

下面结合附图以具体的实施例对本发明作进一步的阐述：

具体的，设定T=32， N=4。

第一步，提供一包括32层叠层结构的PAD（需要注意的是，本发明中位于最上方的叠层结构为第一层叠层结构，位于最下方的叠层结构为第32层叠层结构），PAD包括阵列区、第一台阶区和第二台阶区，且第一台阶区和第二台阶区分别位于阵列区的两侧，每层叠层结构均包括氮化硅层和氧化硅层1002，PAD的俯视图如图2所示。

第二步，于PAD上形成一层光刻胶，利用第1道光罩对该光刻胶101进行第一次修剪，使光刻胶101将第二台阶区的第一层叠层结构的部分上表面予以暴露，并利用第一次修剪后的光刻胶101为掩膜刻蚀位于第二台阶区的32层叠层结构以将第17层叠层结构的部分上表面予以暴露（刻蚀16层叠层结构），且暴露的第17层叠层结构的长度刚好为为4（N）个台阶的长度，宽度刚好为4（N）个台阶的宽度（依次为第1格、第2格、第3格以及第4格，每个格子为一个台阶的宽度，图中第1格、第2格、第3格以及第4格均直接标注层数，下同）刻蚀后的覆盖在PAD上的光刻胶101的俯视图如图3所示（为了方便起见，光刻胶暴露的部分涂覆阴影，并直接标注层数）。

值得一提的是，上述第二步的步骤即利用1道光罩刻蚀位于第二台阶区的32层叠层结构以将第T/2+1=32/2+1=17层叠层结构的部分上表面予以暴露的步骤。

第三步，利用第2道光罩继续对第二步中的光刻胶101进行第二次修剪，使光刻胶101将位于第二台阶区第1格和第2格的第17层叠层结构的上表面覆盖，同时仍然暴露位于第二台阶区第3格和第4格的第17层叠层结构的上表面，且将位于第一台阶区第3格和第4的第1层叠层结构的上表面予以暴露；并利用第二次修剪后的光刻胶101为掩膜刻蚀暴露的叠层结构以将位于第一台阶区的第3格和第4的第3层叠层结构的上表面以及位于第二台阶区的第3格和第4格的第19层叠层结构的上表面均予以暴露（刻蚀2层叠层结构），刻蚀后的覆盖在PAD上的光刻胶101的俯视图如图4所示。

第四步，利用第3道光罩继续对第三步中的光刻胶101进行第三次修剪，使光刻胶101将第一台阶区和第二台阶区的第1格和第3格的叠层结构的上表面均予以覆盖，同时将第一台阶区和第二台阶区的第2格和第4格的叠层结构的上表面予以暴露；并利用第三次修剪后的光刻胶101为掩膜刻蚀暴露的叠层结构以将位于第一台阶区的第2格的第2层叠层结构、第4格的第4层叠层结构的上表面以及位于第二台阶区的第2格的第18层叠层结构的上表面、第4格的第20层叠层结构的上表面均予以暴露（刻蚀1层叠层结构），刻蚀后的覆盖在PAD上的光刻胶101的俯视图如图5所示。

值得一提的是，上述第三步和第四步的步骤即利用㏒₂N=㏒₂4=2道光罩刻蚀PAD以于第一台阶区和第二台阶区各形成4个阶梯的步骤。

第五步，利用第4道光罩继续对第四步中的光刻胶101进行第四次修剪，使光刻胶101将上述第四步中第一台阶区暴露的第1层叠层结构、第2层叠层结构、第3层叠层结构和第4层叠层结构以及第二台阶区暴露的第17层叠层结构、第18层叠层结构、第19层叠层结构和第20层叠层结构均覆盖至1/4的位置处（即于临近阵列区处覆盖一个台阶的长度），将上述第1、2、3、4、17、18、19、20层叠层结构均于远离阵列区处暴露3/4；并利用第四次修剪后的光刻胶101为掩膜在之前形成的8个台阶的基础上刻蚀暴露的叠层结构以将位于第一台阶区的第5层叠层结构、第6层叠层结构、第7层叠层结构、第8层叠层结构的上表面以及位于第二台阶区的第21层叠层结构、第22层叠层结构、第23层叠层结构、第24层叠层结构的部分上表面均予以暴露（刻蚀4层叠层结构），刻蚀后的光刻胶101及PAD的俯视图如图6所示。

其中，图6中的A处的立体图如图7中A处所示，其中101为叠层结构，1001为氧化硅层、1002为氮化硅层，其中的1、2、3、4、5、6、7、8分别为第1、2、3、4、5、6、7、8层叠层结构为光刻胶101暴露的部分，也可以称之为第1、2、3、4、5、6、7、8阶梯。

第六步，利用第5道光罩继续对第五步中的光刻胶101进行第五次修剪，使光刻胶101将上述第五步中第一台阶区暴露的第5层叠层结构、第6层叠层结构、第7层叠层结构和第8层叠层结构以及第二台阶区暴露的第21层叠层结构、第22层叠层结构、第23层叠层结构和第24层叠层结构均覆盖至1/3的位置处（即于临近阵列区处覆盖一个台阶的长度），将上述第5、6、7、8、21、22、23、24层叠层结构均于远离阵列区处暴露2/3；并利用第五次修剪后的光刻胶101为掩膜在之前形成的8个台阶（5、6、7、8、21、22、23、24）的基础上刻蚀暴露的叠层结构以将位于第一台阶区的第9层叠层结构、第10层叠层结构、第11层叠层结构、第12层叠层结构的上表面以及位于第二台阶区的第25层叠层结构、第26层叠层结构、第27层叠层结构、第28层叠层结构的部分上表面均予以暴露（刻蚀4层叠层结构），刻蚀后的光刻胶101及PAD的俯视图如图8所示。

第七步，利用第6道光罩继续对第六步中的光刻胶101进行第六次修剪，使光刻胶101将上述第六步中第一台阶区暴露的第9层叠层结构、第10层叠层结构、第11层叠层结构和第12层叠层结构以及第二台阶区暴露的第25层叠层结构、第26层叠层结构、第27层叠层结构和第28层叠层结构均覆盖至1/2的位置处（即于临近阵列区处覆盖一个台阶的长度），将上述第9、10、11、12、25、26、27、28层叠层结构均于远离阵列区处暴露1/2；并利用第六次修剪后的光刻胶101为掩膜在之前形成的8个台阶（9、10、11、12、25、26、27、28）的基础上刻蚀暴露的叠层结构以将位于第一台阶区的第13层叠层结构、第14层叠层结构、第15层叠层结构、第16层叠层结构的上表面以及位于第二台阶区的第29层叠层结构、第30层叠层结构、第31层叠层结构、第32层叠层结构的部分上表面均予以暴露（刻蚀4层叠层结构），刻蚀后的光刻胶101及PAD的俯视图如图9所示。

值得一提的是，上述第五步、第六部和第七步的步骤即利用光罩分别将位于第一台阶区的N（4）个台阶的部分上表面和位于第二台阶区的N（4）个台阶的部分上表面均予以暴露；之后对位于第一台阶区和第二台阶区暴露的部分台阶进行刻蚀工艺以于第一台阶区的4个阶梯和第二台阶区的4个阶梯的下方各形成4个阶梯，并将上述步骤进行T/2N-1=32/（2*4）-1=3次（第五步、第六部和第七步）。

本发明公开了一种形成3D NAND闪存的方法，先通过1+㏒2N道光罩和刻蚀工艺将台阶打开的地方做成不同阶梯的差异，然后通过1道光罩或PR 修剪和刻蚀，1次刻蚀出2N个阶梯，从而减少工艺步骤，同时节省了工艺成本。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。