一种双栅MOSFET结构及其制备方法与流程

本发明涉及半导体集成技术领域，尤其涉及一种双栅MOSFET结构及其制备方法。

背景技术：

半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度减小到纳米尺度。但是当MOS器件的栅长减小到90纳米技术节点以后，传统的硅基CMOS器件面临着越来越多的问题，引入新结构、新材料已经成为后摩尔时代的解决方案之一。

传统的MOSFET器件结构在器件栅长不断减小的过程中，短沟效应、源漏穿通、掺杂涨落等相继成为影响MOSFET器件的因素。学术界与产业界普遍认为：采用高迁移率沟道材料替代传统硅材料将是CMOS集成技术的重要发展方向，其中III-V族半导体沟道材料最有可能在近期实现大规模应用。MOSFET器件结构也从传统的平面结构转换为FinFET结构，III-V族半导体材料的晶格参数可以通过改变材料组分而改变，在异质集成方面具有很大的优势，可以用于制备超薄体MOSFET器件，而双栅结构则有利于提高栅控能力，开展双栅MOSFET器件的研究显得尤为必要。而传统的双栅结构MOSFET的背栅由于与沟道和源漏的接触面积比较大，因而寄生电容比较大，限制了双栅器件射频性能，而采用通孔技术可以将背栅与沟道和源漏的接触面积减小。硅基CMOS技术依旧是半导体集成技术的主流，如何将III-V族半导体沟道MOSFET单片集成到硅衬底上也是亟待解决的问题。如何将这些新结构和新材料有机结合在一起，是获得高性能MOSFET器件必须考量的问题。对于后摩尔时代CMOS技术的发展具有重要作用。

技术实现要素：

(一)要解决的技术问题

本发明目的在于以高迁移率化合物半导体材料作为沟道材料，用以提高MOSFET器件沟道的迁移率，采用双栅器件结构来提高栅控能力同时采用通孔技术来实现背栅接触，减小栅极寄生电容，而采用键合技术将III-V族半导体沟道MOSFET器件单片集成到硅上也是CMOS集成技术发展的趋势，有利于后摩尔时代多功能芯片的单片集成，结合以上需求，本发明将公开一种双栅MOSFET结构及其制备方法。

(二)技术方案

为达到上述目的，本发明提供一种双栅MOSFET结构：

所述双栅MOSFET结构由单晶硅衬底、隔离层、键合金属层、第一栅金属层、去寄生介质层、第一栅介质层、第一界面控制层、III-V族半导体沟道层、第二界面控制层、第二栅介质层、第三栅介质层、第二栅金属层、III-V族半导体源漏层、源漏金属层组成，其中，所述第一栅金属层和第二栅金属层构成双栅结构；所述III-V族半导体沟道层和III-V族半导体源漏层采用III-V族半导体材料。

所述双栅MOSFET结构各部分结构的组成关系：所述隔离层叠置在所述单晶硅衬底之上；所述键合金属层叠置在所述隔离层之上：所述第一栅金属层叠置在所述键合金属层之上，且所述第一栅金属层中心部分凸起，整个成凸型；所述去寄生介质层叠置在所述第一栅金属层两侧，且其上表面与所述第一栅金属层上表面水平，所述第一栅金属层凸起部分的侧面和所述去寄生介质层的侧面相接；所述第一栅介质层叠置在所述第一栅金属层和所述去寄生介质层之上；所述第一界面控制层叠置在所述第一栅介质层之上；所述III-V族半导体沟道层叠置在所述第一界面控制层之上；所述第二界面控制层叠置在所述III-V族半导体沟道层之上；所述III-V族半导体源漏层叠置在所述第二界面控制层之上的两侧；所述第二栅介质层叠置在所述第二界面控制层和所述III-V族半导体源漏层之上，并且将所述III-V族半导体源漏层的侧边覆盖；所述第二栅金属层叠置在所述第二栅介质层之上的中间，所述第二栅金属层的形状为倒凸型；所述源漏金属层叠置在所述III-V族半导体源漏层之上；所述第三栅介质层叠置在所述III-V族半导体源漏层之上的两侧；所述源漏金属层侧边分别与所述第三栅介质层和所述第二栅介质层的侧边相接；所述第二栅金属层和所述源漏金属层之间不相接并保持一定距离。

所述隔离层为硅基、铝基、锆基、铪基、钆基、镓基、镧基、钽基、铍基、钛基、钇基氧化物中的一种或其多种氧化物叠层或其互掺杂氧化物层，所述隔离层的厚度在1纳米-300纳米之间；

所述键合金属层为金、铜、铟、钛、铂、铬、锗、镍中的一种或其多种材料组合成的叠层，所述键合金属层的厚度为3埃至300纳米之间；

所述第一栅金属层为氮化钛、氮化钽、钨、金、铜、铟、钛、铂、铬、锗、镍中的多种叠层组成，且所述第一栅金属层的下表面叠层为金、铜、铟、钛、铂、铬、锗、镍中的一种或其多种材料组合成的叠层，所述第一栅金属层的下表面叠层最薄处厚度为1纳米-200纳米；

所述去寄生介质层为硅基、铝基、锆基、铪基、钆基、镓基、镧基、钽基、铍基、钛基、钇基氧化物中的一种或其多种氧化物叠层或其互掺杂氧化物层，所述去寄生介质层的厚度在1纳米-200纳米之间；

所述第一栅介质层为高介电常数的氧化物，这些氧化物包括铝基、锆基、铪基、钆基、镓基、镧基、钽基氧化物，所述第一栅介质层中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷，所述第一栅介质层的厚度在3埃-50纳米之间；

所述第一界面控制层和所述第二界面控制层为含磷化合物半导体材料层，所述第一界面控制层和所述第二界面控制层的厚度为3埃-5纳米之间，为了降低源漏寄生电阻，所述第一界面控制层和所述第二界面控制层可以进行N型(nMOSFET时)或P型(pMOSFET时)重掺杂。

所述III-V族半导体沟道层为III-V族化合物半导体材料层，所述III-V族半导体沟道层的厚度在3埃-30纳米之间；

所述第二栅介质层和所述第三栅介质层的厚度和材料都相同，为高介电常数的氧化物，这些氧化物包括铝基、锆基、铪基、钆基、镓基、镧基、钽基氧化物；

所述第二栅介质层和所述第三栅介质层中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷，所述第二栅介质层和所述第三栅介质层的厚度在3埃-10纳米之间；

所述第二栅金属层为氮化钛、氮化钽、钨、金、铜、铟、钛、铂、铬、锗、镍中的一种或多种组成；

所述III-V族半导体源漏层为重掺杂的N型(nMOSFET时)或P型(pMOSFET时)III-V族半导体层，所述III-V族半导体源漏层的厚度为1纳米至100纳米之间；

所述源漏金属层为镍、金、硅、钯、锗、钨、铝、钛、铜、铂、锌、镉金属材料层的一层或多层金属化而成。

此外，本发明还提供一种前述双栅MOSFET结构的制备方法，所述方法包括如下步骤：

步骤1：在所述单晶硅衬底上生成所述隔离层，在所述隔离层上沉积所述键合金属层，从而形成第一键合片；

步骤2：在III-V族半导体外延衬底上沉积所述第一栅介质层的材料层，并在所述第一栅介质层的材料层上沉积所述去寄生介质层的材料层，去除部分所述去寄生介质层的材料层，形成所述去寄生介质层；在所述去寄生介质层上沉积所述第一栅金属层的材料层，并通过化学机械抛光的方式进行平坦化处理，形成所述第一栅金属层，从而形成第二键合片；

步骤3：将所述键合金属层和所述第一栅金属层相对，采用键合的方式将所述第一键合片和所述第二键合片键合在一起，并去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止；

步骤4：去除部分所述III-V族半导体源漏层的材料层，形成所述III-V族半导体源漏层，并沉积所述第二栅介质层和第三栅介质层的材料层；

步骤5：在所述第二栅介质层和所述第三栅介质层的材料层上形成所述第二栅金属层；

步骤6：去除部分所述第二栅介质层和所述第三栅介质层的材料层，形成所述第二栅介质层和所述第三栅介质层，并在所述III-V族半导体源漏层上形成所述源漏金属层；

所述步骤1中，所述隔离层的沉积方法包括原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积、干法氧化、湿法氧化中的一种或多种沉积方法，所述键合金属层的沉积方法包括磁控溅射、电子束蒸发中的一种或两种相结合；

所述步骤2中，所述III-V族半导体外延衬底从下至上依次为III-V族半导体、所述III-V族半导体源漏层的材料层、所述第二界面控制层、III-V族半导体沟道层、第一界面控制层；所述第一栅介质层采用原子层沉积的方法沉积，所述去寄生介质层的材料层的沉积方法包括原子层沉积、等离子增强化学气相沉积、磁控溅射、分子束外延或金属有机化学气相沉积、干法氧化、湿法氧化中的一种或多种沉积方法；所述第一栅金属层的材料层经过化学机械抛光时，所述第一栅金属层的厚度比所述去寄生介质层的厚度大1纳米至200纳米之间；

所述步骤3中，所采用的键合方式为金属-金属键合；键合完成后，采用干法刻蚀或湿法腐蚀的方式去除所述III-V族半导体外延衬底上所述III-V族半导体；

所述步骤4中，采用光刻、干法刻蚀或湿法腐蚀的方式去除部分所述III-V族半导体源漏层的材料层，漏出所述第二界面控制层的上表面；所述第二栅介质层和所述第三栅介质层的材料相同，采用原子层沉积的方法进行沉积；

所述步骤5中，采用溅射、蒸发或原子层沉积的方式沉积所述第二栅金属层的材料层，采用光刻、剥离、干法刻蚀或湿法腐蚀的方式去除多余的所述第二栅金属层的材料层，形成所述第二栅金属层；

所述步骤6中，采用光刻、干法刻蚀或湿法腐蚀的方式去除部分所述第二栅介质层和所述第三栅介质层的材料层漏出所述III-V族半导体源漏层的上表面，形成所述第二栅介质层和所述第三栅介质层；采用溅射、蒸发或原子层沉积的方式沉积所述源漏金属层的材料层，采用光刻、剥离、干法刻蚀或湿法腐蚀的方式去除多余的所述源漏金属层的材料层，形成所述源漏金属层。

(三)有益效果

所述双栅MOSFET结构相比传统平面MOSFET结构具有以下优势：①采用具有高电子迁移率/高空穴迁移率的III-V族半导体材料作为沟道材料，沟道载流子迁移率高；②采用双栅结构可以有效提高MOSFET器件的栅控能力，减小了短沟道效应等的影响；③采用通孔技术实现背栅结构可以有效减小寄生电容，提高了器件的射频特性；④所述MOSFET结构集成在硅衬底上，可以与其他硅基CMOS集成器件实现单片集成。本发明所提供的双栅MOSFET结构在后摩尔时代CMOS集成技术和高性能III-V族半导体器件方面具有重要的应用价值。

附图说明

图1是本发明所提供的双栅MOSFET结构的结构示意图；

图2为在单晶硅衬底沉积依次所述隔离层和所述键合金属层后形成的所述第一键合片的结构示意图；

图3为所述III-V族半导体外延衬底的结构示意图；

图4为在所述III-V族半导体外延衬底上形成所述去寄生介质层后的结构示意图；

图5为经过化学机械抛光，形成所述第一栅金属层后的结构示意图，也即第二键合片的结构示意图；

图6为将所述第二键合片键合倒扣键合在第一键合片后的键合片的结构示意图；

图7为在所述键合片上去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层的材料层停止后的结构示意图；

图8为形成所述III-V族半导体源漏层后的结构示意图；

图9为沉积所述第二栅介质层和第三栅介质层的材料层后的结构示意图；

图10为形成所述第二栅金属层后的结构示意图。

其中

1为单晶硅衬底、2为隔离层、3为键合金属层、4a为第一栅金属层、5为去寄生介质层、6为第一栅介质层、7a第一界面控制层、8为III-V族半导体沟道层、7b第二界面控制层、10b为第二栅介质层、10a为第三栅介质层、4b为第二栅金属层、9为III-V族半导体源漏层、11为源漏金属层、7c为III-V族半导体、9a为所述III-V族半导体源漏层的材料层，10为第二栅介质层和所述第三栅介质层的材料层。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本实施例具体描述本发明所提供的一种双栅MOSFET结构及其制备方法。

如图1所示，本发明所提供的双栅MOSFET结构，所述双栅MOSFET结构包括单晶硅衬底1、隔离层2、键合金属层3、第一栅金属层4a、去寄生介质层5、第一栅介质层6、第一界面控制层7a、III-V族半导体沟道层8、第二界面控制层7b、第二栅介质层10b、第三栅介质层10a、第二栅金属层4b、III-V族半导体源漏层9、源漏金属层11；

所述隔离层2叠置在所述单晶硅衬底1之上；所述键合金属层3叠置在所述隔离层2之上：所述第一栅金属层4a叠置在所述键合金属层3之上，且所第一栅金属层4a中心部分凸起，整个成凸型；所述去寄生介质层5叠置在所述第一栅金属层4a两侧，且其上表面与所述第一栅金属层4a上表面水平，所述第一栅金属层4a凸起部分的侧面和所述去寄生介质层5的侧面相接；所述第一栅介质层6叠置在键合金属层3和所述去寄生介质层5之上；所述第一界面控制层7a叠置在所述第一栅介质层6之上；所述III-V族半导体沟道层8叠置在所述第一界面控制层7a之上；所述第二界面控制层7b叠置在所述III-V族半导体沟道层8之上；所述III-V族半导体源漏层9叠置在所述第二界面控制层7b之上的两侧；所述第二栅介质层10b叠置在所述第二界面控制层7b和所述III-V族半导体源漏层9之上，并且将所述III-V族半导体源漏层9的侧边覆盖；所述第二栅金属层4b叠置在所述第二栅介质层10b之上的中间，所述第二栅金属层4b的形状为倒凸型；所述源漏金属层11叠置在所述III-V族半导体源漏层9之上；所述第三栅介质层10a叠置在所述III-V族半导体源漏层9之上的两侧；所述源漏金属层11侧边分别与所述第三栅介质层10a和所述第二栅介质层10b的侧边相接；所述第二栅金属层4b和所述源漏金属层11之间不相接并保持一定距离。

所述隔离层2为二氧化硅，所述隔离层2的厚度为150纳米；

所述键合金属层3从下至上为钛和金叠层，所述键合金属层3中钛的厚度为10纳米，金的厚度为30纳米；

所述第一栅金属层4a从下至上为金和氮化钛叠层，所述第一栅金属层中金的厚度最薄处为30纳米，所述第一栅金属层4a中氮化钛的厚度为20纳米。

所述去寄生介质层5为二氧化硅，所述去寄生介质层5的厚度为50纳米。

所述第一栅介质层6为三氧化二铝，所述第一栅介质层6的厚度为5纳米；

所述第一界面控制层7a和所述第二界面控制层7b为磷化铟，所述第一界面控制层7a的厚度为2.5纳米，所述第二界面控制层7b的厚度为2纳米，所述第一界面控制层7a和所述第二界面控制层7b为N型重掺杂，掺杂元素都为硅，掺杂浓度都为5*1018每立方厘米。

所述III-V族半导体沟道层8为铟镓砷层，所述III-V族半导体沟道层8中铟镓砷的原子比值铟∶镓∶砷＝0.7∶0.3∶1，所述III-V族半导体沟道层8的厚度为8纳米；

所述第二栅介质层10b和所述第三栅介质层10a的厚度和材料都相同，所述第二栅介质层10b和所述第三栅介质层10a为三氧化二铝，所述第二栅介质层10b和所述第三栅介质层10a的厚度为5纳米；

所述第二栅金属层4b为氮化钛，所述第二栅金属层4b的厚度为100纳米；

所述III-V族半导体源漏层9为硅掺杂的铟镓砷层，所述III-V族半导体源漏层9中的铟镓砷的原子比值为铟∶镓∶砷＝0.53∶0.47∶1，所述III-V族半导体源漏层9的厚度为30纳米；

所述源漏金属层11为钨，所述源漏金属层11的厚度为100纳米。

此外，本发明还提供一种前述双栅MOSFET结构的制备方法，所述方法包括如下步骤：

步骤1：如图2所示，在所述单晶硅衬底1上生成所述隔离层2，在所述隔离层2上沉积所述键合金属层3，从而形成第一键合片；

步骤2：如图3和图4所示，在III-V族半导体外延衬底上沉积所述第一栅介质层6的材料层，并在所述第一栅介质层6的材料层上沉积所述去寄生介质层5的材料层，去除部分所述去寄生介质层5的材料层，形成所述去寄生介质层5；如图5所示，在所述去寄生介质层上沉积所述第一栅金属层4a的材料层，并通过化学机械抛光的方式进行平坦化处理，形成所述第一栅金属层4a，从而形成第二键合片；

步骤3：如图6所示，将所述键合金属层3和所述第一栅金属层4a相对，采用键合的方式将所述第一键合片和所述第二键合片键合在一起。如图7所示，去除所述III-V族半导体外延衬底的部分材料层直至所述III-V族半导体源漏层9的材料层9a停止；

步骤4：如图8所示，去除部分所述III-V族半导体源漏层9的材料层9a，形成所述III-V族半导体源漏层9；如图9所示，沉积所述第二栅介质层10b和第三栅介质层10a的材料层10；

步骤5：如图10所示，在所述第二栅介质层10b和所述第三栅介质层10a的材料层10上形成所述第二栅金属层4b；

步骤6：去除部分所述第二栅介质层10b和所述第三栅介质层10a的材料层10，形成所述第二栅介质层10b和所述第三栅介质层10a，并在所述III-V族半导体源漏层9上形成所述源漏金属层11，形成如图1所示的双栅MOSFET结构。

所述步骤1中，所述隔离层2的沉积方法为等离子增强化学气相沉积；

所述步骤2中，所述III-V族半导体外延衬底从下至上依次为III-V族半导体7c、所述III-V族半导体源漏层9的材料层9a、所述第二界面控制层7b、III-V族半导体沟道层8、第一界面控制层7a；所述第一栅介质层6采用原子层沉积的方法沉积，所述去寄生介质层5的材料层的沉积方法为等离子增强化学气相沉积；所述第一栅金属层4a的材料层经过化学机械抛光时，所述第一栅金属层4a的厚度比所述去寄生介质层的厚度20纳米；

所述步骤3中，所采用的键合方式为金属-金属键合；键合完成后，采用湿法腐蚀的方式去除所述III-V族半导体外延衬底上所述III-V族半导体7c；

所述步骤4中，采用光刻、湿法腐蚀的方式去除部分所述III-V族半导体源漏层9的材料层9a，漏出所述第二界面控制层7b的上表面；所述第二栅介质层10b和所述第三栅介质层10a的材料相同，采用原子层沉积的方法进行沉积；

所述步骤5中，采用原子层沉积的方式沉积所述第二栅金属层4b的材料层，采用光刻、干法刻蚀的方式去除多余的所述第二栅金属层4b的材料层，形成所述第二栅金属层4b；

所述步骤6中，采用光刻、干法刻蚀的方式去除部分所述第二栅介质层10b和所述第三栅介质层10a的材料层10漏出所述III-V族半导体源漏层9的上表面，形成所述第二栅介质层10b和所述第三栅介质层10a；采用溅射的方式沉积所述源漏金属层11的材料层，采用光刻、干法刻蚀的方式去除多余的所述源漏金属层的材料层，形成所述源漏金属层11。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。