测试器件的制作方法

本发明涉及半导体制造领域，特别涉及一种测试器件。

背景技术：

从半导体单晶片到最终成品，半导体器件的生产包括数十甚至上百道工序。为了确保所生产的半导体器件性能合格、稳定可靠，半导体器件制造工艺除了包括形成半导体器件的生产工序，还包括对所形成半导体器件进行检测的测试工艺。

晶圆接收测试(Wafer Acceptance Test,WAT)是对特定的测试结构(Testkey)进行电学性能测试，根据测试结构的测试结果，反映生产工序的是否正常，以及生产工序的稳定性。

晶圆上形成有数量众多的芯片，芯片之间留有空隙，形成切割道。随着芯片面积缩小，晶圆上芯片的密度随之增大。芯片间切割道所造成的面积损失也越来越可观。切割道宽度过大，造成了晶圆面积的浪费，影响了晶圆上芯片密度的提高。

技术实现要素：

本发明解决的问题是提供一种测试器件，以节省晶圆面积。

为解决上述问题，本发明提供一种测试器件，包括：

衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。

可选的，所述连接线结构包括一个导电线或多个相互并联的导电线。

可选的，所述连接垫结构还包括：导电线段，所述导电线段位于相邻导电层之间或者导电层下方；所述连接线结构包括导电线，所述导电线与所述导电线段位于同层。

可选的，所述连接线结构为一根导电线，所述导电线与所述导电线段位于同层。

可选的，所述连接线结构为相互并联且位于不同层的多个导电线；所述导电线段的数量为多个，且多个导电线段位于不同层；所述导电线与对应所述导电线段位于同层。

可选的，所述连接线结构包括相互并联的第一导电线和和位于所述第一导电线上的第二导电线；所述连接垫结构包括第一导电线段和位于所述第一导电线段上的第二导电线段；所述第一导电线与所述第一导电线段位于同层；所述第二导电线与所述第二导电线段位于同层。

可选的，所述衬底包括用于形成所述测试器件的测试区以及用于形成芯片的器件区；所述器件区的衬底上具有栅电极；所述连接线结构包括导电线，所述导电线与所述栅电极位于同层。

可选的，所述连接线结构为相互并联且位于不同层的多个导电线；所述栅电极的数量为多个，且多个所述栅电极位于不同层；所述导电线与对应的所述栅电极位于同层。

可选的，所述连接线结构包括相互并联的第一导电线和位于所述第一导电线上的第二导电线；所述器件区的衬底上具有第一栅电极和位于第一栅电极上的第二栅电极；所述第一导电线与所述第一栅电极位于同层；所述第二导电线与所述第二栅电极位于同层。

可选的，所述连接线结构为相互并联且位于不同层的多个导电线；所述连接垫结构还包括导电线段，所述导电线段与所述栅电极位于不同层；所述导电线与对应的所述导电线段位于同层，或者所述导电线与对应的所述栅电极位于同层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过在平行衬底表面的平面内，所述连接线结构的投影和所述导电层的投影部分或者全部重叠，从而避免在所述连接垫结构两侧设置连接线结构。所以连接垫结构两侧的切割道无需包括用于设置连接线结构的区域，能够减小切割道的宽度，从而减小所述测试器件占用晶圆的面积，节省晶圆面积。

附图说明

图1是一种测试器件的俯视结构示意图；

图2是本发明测试器件第一实施例的俯视结构示意图；

图3是图2所示实施例中连接垫结构的俯视放大图；

图4是图3所示实施例中沿AA线的剖视结构示意图；

图5是本发明测试器件第二实施例的剖面结构示意图；

图6是本发明测试器件第三实施例的剖面结构示意图；

图7是本发明测试器件第四实施例中连接垫结构的俯视放大图；

图8是图7所示实施例中沿BB线的剖视结构示意图；

图9是图7所示实施例中沿CC线的剖视结构示意图；

图10是本发明测试器件第五实施例的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中存在切割道宽度过大的问题。现结合现有技术中测试结构分析切割道宽度过大问题的原因：

参考图1，示出了一种测试器件的俯视结构示意图。

所述测试结构包括：

衬底(图中未示出)；位于所述衬底上的测试结构10；位于所述衬底上的多个连接垫结构11；位于衬底上的多个连接线结构12，所述连接线结构12用于连接所述测试结构10和所述连接垫结构11。

所述测试结构与芯片同样形成于晶圆上，因此测试结构两侧也留有空隙，形成有切割道。如图1所示，所述连接线结构12位于测试结构10和所述连接垫结构11的两侧，因此切割道不仅需要包括用于进行切割工艺的区域，还包括用于设置连接线结构12的区域，所以所述切割道的宽度较大。所述切割道较大的宽度，造成了晶圆面积的浪费的问题，影响了晶圆上芯片密度的提高。

为解决所述技术问题，本发明提供一种测试器件包括：

衬底；位于所述衬底上的测试结构；位于所述衬底上的多个连接线结构，与所述测试结构相连；位于所述衬底上的多个连接垫结构，所述连接垫结构包括至少一个导电层和连接插塞，所述导电层位于所述连接线结构的上方，通过所述连接插塞与所述连接线结构相连，且在平行衬底表面的平面内所述导电层与和所述连接线结构的投影具有重叠区域。

本发明通过在平行衬底表面的平面内，所述连接线结构的投影和所述导电层的投影部分或者全部重叠，从而避免在所述连接垫结构两侧设置连接线结构。所以连接垫结构两侧的切割道无需包括用于设置连接线结构的区域，能够减小切割道的宽度，从而减小所述测试器件占用晶圆的面积，节省晶圆面积。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2至图4，示出了本发明测试器件第一实施例的结构示意图。

其中图2是所述测试器件的俯视结构示意图，图3是上图2中连接垫结构130的俯视放大图，图4是图3中沿AA线的剖视结构示意图。

所述测试器件包括：衬底100；位于所述衬底100上的测试结构110；位于所述衬底100上的多个连接线结构120，与所述测试结构110相连；位于所述衬底100上的多个连接垫结构130，所述连接垫结构130包括至少一个导电层131和连接插塞132，所述导电层131位于所述连接线结构120的上方，通过所述连接插塞132与所述连接线结构120相连，且在平行衬底100表面的平面内所述导电层131与和所述连接线结构120的投影具有重叠区域。

如图4所示，所述衬底100用于提供工艺操作平台。

具体的，本实施例中，所述衬底100的材料为单晶硅。在本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅、锗、砷化镓或锗硅的其他半导体材料。此外，所述衬底还可以是具有外延层或外延层上的硅结构。

所述测试结构110用于与探针卡上的探针实现电连接以进行测试。

具体的，本实施例中，所述测试结构110用于进行晶圆接收测试，所述测试结构110与衬底100上其他区域内芯片的半导体器件同时形成，以反映生产工序是否正常进行以及生产工序的稳定性。

需要说明的是，如图2所示，所述测试结构110上具有多个连接点(图中未标示)。所述连接点用于实现所述测试结构110内部电路与外部电路之间的电连接。本实施例中，所述测试结构110上具有5个连接点。

所述连接线结构120用于实现所述测试结构110和外部电路的电连接。

具体的，所述连接线结构120包括一个导线或多个相互并联的导线。本实施例中，所述连接线结构120与所述测试结构110的连接点一一对应相连，以实现所述测试结构110内部电路与外部电路之间的电连接。所以所述连接线结构120的数量与所述测试结构110上连接点的数量相等。

具体的，所述测试结构110上具有5个连接点，因此本实施例中所述连接线结构120的数量为5个。

所述连接垫结构130用于与探针卡上的探针接触以进行测试。

所述连接垫结构130包括至少一个导电层131和连接插塞132。所述导电层131位于所述连接线结构120的上方，通过所述连接插塞132实现与所述连接线结构110相连。

在平行衬底100表面的平面内，所述导电层131与和所述连接线结构120的投影具有重叠区域，也就是说，所述连接线结构120从所述导电层131和所述衬底100之间的区域穿过。与在所述连接垫结构两侧设置连接线结构的技术方案相比，在垂直所述连接线结构120延伸方向上，本发明测试器件的尺寸更小，所述测试器件占用晶圆的面积更小；而且位于连接垫结构130两侧的切割道内无需设置连接线结构110，所以切割道的宽度更小，从而也有利于节省晶圆面积。

具体的，如图4所示，所述连接垫结构130还包括：导电线段133，所述导电线段133位于所述导电层131下方，或者相邻导电层131之间。所述连接线结构包括导电线121，所述导电线121与所述导电线段133位于同层。

本实施例中，所述连接垫结构130包括多个导电层131。所述导电线段133位于相邻导电层131之间。具体的，所述连接垫结构130内具有4个导电层131，所述导电线段133位于最靠近所述衬底100的导电层131和次靠近所述衬底100的导电层131之间。

所述连接垫结构130还包括多个导电插塞134，分别位于相邻导电层131之间以及所述导电层131和导电线段133之间。位于相邻导电层131之间的导电插塞134用于实现相邻导电层131之间的电连接；位于所述导电层131和导电线段133之间的导电插塞134用于实现所述导电层131和导电线段133之间的电连接。

所述导电线121与所述导电线段133位于同层，且通过所述连接插塞132实现与相邻导电层131之间的电连接。所以所述导电线121通过所述连接插塞132以及导电层131和所述导电插塞134实现与最远离衬底100的导电层131之间的电连接。在进行测试过程中，探针与最远离衬底100的导电层131相接触，通过所述导电层131、导电插塞134以及连接插塞132实现与所述导电线121之间的连接，进而实现与测试结构110的电连接。

需要说明的是，所述导电线121与所述导电线段133位于同层，也就是说，所述导电线121和所述导电线段133材料相同，并且在形成所述测试器件时，所述导电线121和所述导电线段133通过同一工艺过程形成。

参考图5，示出了本发明测试器件第二实施例的结构示意图。

需要说明的是，图5是第一实施例中图4所对应的剖面结构示意图。

本实施例中，所述连接线结构220为相互并联且位于不同层的多个导电线。具体的，所述连接线结构220包括第一导电线221和位于所述第一导电线221上的第二导电线222，即所述第二导电线222位于所述第一导电线221远离所述衬底220的一侧。

所述连接线结构220还包括并联插塞223，所述并联插塞223位于所述第一导电线221和所述第二导电线222之间，实现所述第一导电线221和所述第二导电线222之间的并联。需要说明的是，本实施例中，所述连接线结构220内包括2个导电线的做法仅为一示例。本发明其他实施例中，所述连接线结构还可以包括多个导电线。采用多个导电线构成所述连接线结构的做法，有利于减小所述连接线结构的电阻，有利于所述测试器件的性能的提高。

所述连接垫结构230包括多个导电线段233，且多个导电线段233位于不同层。具体的，所述连接垫结构230包括位于所述衬底200和所述导电层231之间的第一导电线段233a和位于所述第一导电线段233a上的第二导电线段233b。也就是说，所述第二导电线段233b位于所述第一导电线段233a远离衬底200的一侧。

所述导电线与对应导电线段位于同层。在垂直衬底200表面的平面内所述导电线与对应导电线段的投影重叠，即所述导电线到所述衬底200表面的距离与对应导电线段到所述衬底200表面的距离相等。

本实施例中，最靠近所述衬底200的所述第一导电线221和最靠近所述衬底200的所述第一导电线段223a位于同层，次靠近所述衬底200的所述第二导电线222和次靠近所述衬底200所述第二导电线段223b位于同层。

需要说明的是，所述导电线与对应导电线段位于同层，也就是说，所述导电线与对应导电线段材料相同，并且在形成所述测试器件时，所述导电线与对应导电线段通过同一工艺过程形成。

具体的，所述第一导电线221和所述第一导电线段233a材料相同，且通过同一工艺过程形成；所述第二导电线222和所述第二导电线段233b材料相同，且通过同一工艺过程形成。

参考图6，示出了本发明测试器件第三实施例的结构示意图。

本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例中与前述实施例不同之处在于，所述衬底300包括用于形成所述测试器件的测试区301以及用于形成芯片的器件区(图中未示出)；所述器件区的衬底上具有栅电极(图中未示出)

需要说明的是，图6中仅示出所述衬底300测试区301的结构示意图。

所述连接线结构包括导电线，所述导电线与所述栅电极位于同层。本实施例中，所述连接线结构为1个导电线321，所述导电线321与所述栅电极位于同层。

需要说明的是，所述导电线321与所述栅电极位于同层，也就是说，所述导电线321与所述栅电极材料相同，并且在形成所述测试器件和所述芯片时，所述导电线321与所述栅电极通过同一工艺过程形成。

参考图7至图9，示出了本发明测试器件第四实施例的结构示意图。其中图8是图7中沿BB线的剖视结构示意图，图9是图7中沿CC线的剖视结构示意图。

需要说明的是，图7至图9中仅示出了所述衬底400测试区的结构示意图。

本实施例中，器件区衬底上所述栅电极的数量为多个，且多个所述栅电极位于不同层。所以所述连接线结构420为相互并联的多个导电线；且所述导电线与对应的所述栅电极位于同层。

具体的，所述器件区衬底400上具有第一栅电极和位于所述第一栅电极上的第二栅电极。所以如图8所示，所述连接线结构420包括第一导电线421和位于所述第一导电线421上的第二导电线422。所述第一导电线421与所述第一栅电极位于同层；所述第二导电线422与所述第二栅电极位于同层。

需要说明的是，所述第一导电线421与所述第一栅电极位于同层；所述第二导电线422与所述第二栅电极位于同层。所以所述第一导电线421与所述第一栅电极材料相同，且通过同一工艺过程形成；所述第二导电线422与所述第二栅电极材料相同，且通过同一工艺过程形成。

本实施例中，所述第一栅电极位于所述衬底400表面，所述第二栅电极位于所述第一栅电极上；所以所述第一导电线421位于所述衬底400表面，所述第二导电线422位于所述第一导电线421上。所述连接插塞432位于所述第二导电线422和最靠近所述衬底400的导电层431之间，实现所述连接线结构420和所述连接垫结构430之间的连接。

需要说明的是，如图9所示，所述连接线结构还包括多个并联插塞423和第三导电线424。所述第三导电线424通过所述并联插塞423分别与所第一导电线421和所述第二导电线422实现电连接，也就是说，所述第一导电线421和所述第二导电线422通过所述并联插塞423和所述第三导电线424实现并联。

参考图10，示出了本发明测试器件第五实施例的结构示意图。

本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，所述连接垫结构530还包括导电线段533，所述导电线段533与所述栅电极位于不同层。所述连接线结构520为相互并联且位于不同层的多个导电线，所述导电线与对应的导电线段位于同层，或者所述导电线与对应的所述栅电极位于同层。

本实施例中，所述导电线段533位于所述导电层531下，且通过所述导电插塞534与所述导电层531实现连接。而且所述导电线段533与所述衬底500之间的距离大于所述栅电极与所述衬底500的距离。本实施例中，所述衬底500上还形成有介质层，用于实现半导体结构之间的电隔离。所述导电线段533和所述栅电极位于所述介质层内。所以，所述栅电极位于器件区衬底500上所述导电线段533和所述衬底500之间的介质层内。

所述连接线结构520包括第一导电线521和位于所述第一导电线521上且与所述第一导电线521并联的第二导电线522。所述第一导电线521与所述栅电极位于同层；所述第二导电线522与所述导电线段533位于同层。

需要说明的是，所述导电线与对应的导电线段位于同层，或者所述导电线与对应的所述栅电极位于同层。所以所述导电线与对应的导电线段材料相同，且通过同一工艺过程形成；或者所述导电线与对应的所述栅电极材料相同，且通过同一工艺过程形成。

具体的，所述第一导电线521与所述栅电极位于同层，所以所述第一导电线521与所述栅电极材料相同且通过同一工艺过程形成；所述第二导电线522与所述导电线段533位于同层，所以所述第二导电线522与所述导电线段533材料相同且通过同一工艺过程形成。

综上，本发明通过在平行衬底表面的平面内，所述连接线结构的投影和所述导电层的投影部分或者全部重叠，从而避免在所述连接垫结构两侧设置连接线结构。所以连接垫结构两侧的切割道无需包括用于设置连接线结构的区域，能够减小切割道的宽度，从而减小所述测试器件占用晶圆的面积，节省晶圆面积。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。