基于NPNP结构的双向隔离型ESD保护器件的制作方法

本发明属于集成电路领域，尤其涉及一种基于pnpn结构的双向隔离型esd保护器件。

背景技术：

静电放电(electrostaticdischarge，esd)现象广泛存在于自然界中，也是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。因此，研究可靠性高和静电防护性能强的静电放电防护器件和防护电路对提高集成电路的成品率和可靠性具有不可忽视的作用。

通常ic(集成电路)端口的工作电压在0v至电源电压之间，所以对esd结构的要求也只需在此电压范围内esd器件没有漏电流。然而在一些接口芯片中，会出现端口电压高于电源电压或低于0v的情况，这就要求此类端口的esd保护结构既能承受正向电压，也能承受负向电压，同时还需达到esd防护等级的要求。但目前esd保护结构的设计，很少有结构可以同时满足以上的这些要求，部分提出的解决方案，有的占用芯片面积很大，有的esd性能达不到需求。

技术实现要素：

本发明要解决的技术问题是如何克服现有技术中端口的esd保护结构难以既能承受正向电压，也能承受负向电压，同时还需达到esd防护等级的要求的缺陷，提供一种基于pnpn结构的双向隔离型esd保护器件。

本发明是通过以下技术方案解决上述技术问题的：

本发明提供了一种基于npnp结构的双向隔离型esd保护器件，包括p型衬底，所述p型衬底内设有n型埋层，且在其上覆盖p型外延，所述p型外延内且在n型埋层之上设有高压n阱，所述高压n阱内设有第一高压p阱、第二高压p阱和低压n阱，所述第一高压p阱内注有第一p+区和第一n+区，所述第二高压p阱内注有第二p+区和第四n+区，第二n+区横跨于所述第一高压p阱与所述低压n阱边界，第三n+区横跨于所述第二高压p阱与所述低压n阱边界，所述p型外延、第一高压p阱、低压n阱、第二高压p阱及高压n阱未注有器件的顶部区域上均覆盖有氧化隔离层。

较佳地，所述氧化隔离层包括：第一氧化隔离层、第二氧化隔离层、第三氧化隔离层、第四氧化隔离层、第五氧化隔离层、第六氧化隔离层和第七氧化隔离层；

所述第一氧化隔离层覆盖于所述p型外延的顶部区域、所述高压n阱的位于p型外延与所述第一高压p阱之间的顶部区域以及所述第一高压p阱的位于所述高压n阱与所述第一p+区之间的顶部区域上；

所述第二氧化隔离层覆盖于所述第一高压p阱的位于所述第一p+区与所述第一n+区之间的顶部区域上；

所述第三氧化隔离层覆盖于所述第一高压p阱的位于所述第一n+区与所述第二n+区之间的顶部区域上；

所述第四氧化隔离层覆盖于所述低压n阱的位于所述第二n+区与所述第三n+区之间的顶部区域上；

所述第五氧化隔离层覆盖于所述第二高压p阱的位于所述第三n+区与所述第四n+区之间的顶部区域上；

所述第六氧化隔离层覆盖于所述第二高压p阱的位于所述第四n+区与所述第二p+区之间的顶部区域上；

所述第七氧化隔离层覆盖于所述第二高压p阱的位于所述第二p+区与所述高压n阱之间的顶部区域、所述高压n阱的位于所述第二高压p阱与所述p型外延之间的顶部区域以及所述p型外延的顶部区域上。

较佳地，所述低压n阱位于所述第一高压p阱与所述第二高压p阱之间。

较佳地，所述第一p+区和所述第一n+区共同引出一个端口，作为所述双向隔离型eds保护器件的第一端口，第二p+区和第四n+区共同引出另一个端口，作为所述双向隔离型eds保护器件的第二端口。

较佳地，所述第一端口和所述第二端口对称，可相互交换，且均可工作在正向电压或负向电压条件下。

较佳地，所述第一端口接被保护的ic管脚，所述第二端口接地；

或者，所述第一端口接地，所述第二端口接被保护的ic管脚。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：本发明的基于npnp结构的双向隔离型esd保护器件，兼容于业界常用的高压cmos工艺(互补金属氧化物半导体)和高压bcd工艺(一种单片集成工艺技术)，整个器件做在一个高压n阱内，形成负压隔离，使得单个器件就可以实现对工作在正负电压芯片端口的esd保护，且可以提供正负向的esd电荷泄放能力。器件采用完成对称的镜像结构，提供完全相同的正负esd电荷泄放通路，不但显著减小了芯片面积，还提供了灵活的使用便利，避免了需要判断esd器件端口极性的麻烦。

附图说明

图1为本发明较佳实施例的基于npnp结构的双向隔离型esd保护器件的内部结构剖面示意图。

图2为为本发明较佳实施例的基于npnp结构的双向隔离型esd保护器件的电路连接图。

图3为本发明较佳实施例的基于npnp结构的双向隔离型esd保护器件的内部寄生器件示意图。

图4为本发明较佳实施例的基于npnp结构的双向隔离型esd保护器件的寄生器件等效电路图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

实施例

如图1所示，一种基于npnp结构的双向隔离型esd保护器件，包括p型衬底101，所述p型衬底101内设有n型埋层102，且在其上覆盖p型外延103。所述p型外延103内且在n型埋层102之上设有高压n阱104，所述高压n阱104内设有第一高压p阱105、第二高压p阱106和低压n阱107。其中，所述低压n阱107位于所述第一高压p阱105与所述第二高压p阱106之间。

所述第一高压p阱105内注有第一p+区108和第一n+区110，所述第二高压p阱106内注有第二p+区109和第四n+区113，第二n+区111横跨于所述第一高压p阱105与所述低压n阱107边界，第三n+区112横跨于所述第二高压p阱106与所述低压n阱107边界，所述p型外延103、第一高压p阱105、低压n阱107、第二高压p阱106及高压n阱104未注有器件的顶部区域上均覆盖有氧化隔离层。

本实施例中，所述氧化隔离层具体包括：第一氧化隔离层100a、第二氧化隔离层100b、第三氧化隔离层100c、第四氧化隔离层100d、第五氧化隔离层100e、第六氧化隔离层100f和第七氧化隔离层100g；

所述第一氧化隔离层100a覆盖于所述p型外延103的顶部区域、所述高压n阱104的位于p型外延103与所述第一高压p阱105之间的顶部区域以及所述第一高压p阱105的位于所述高压n阱104与所述第一p+区108之间的顶部区域上；

所述第二氧化隔离层100b覆盖于所述第一高压p阱105的位于所述第一p+区108与所述第一n+区110之间的顶部区域上；

所述第三氧化隔离层100c覆盖于所述第一高压p阱105的位于所述第一n+区110与所述第二n+区111之间的顶部区域上；

所述第四氧化隔离层100d覆盖于所述低压n阱107的位于所述第二n+区111与所述第三n+区112之间的顶部区域上；

所述第五氧化隔离层100e覆盖于所述第二高压p阱106的位于所述第三n+区112与所述第四n+区113之间的顶部区域上；

所述第六氧化隔离层100f覆盖于所述第二高压p阱106的位于所述第四n+区113与所述第二p+区109之间的顶部区域上；

所述第七氧化隔离层100g覆盖于所述第二高压p阱106的位于所述第二p+区109与所述高压n阱104之间的顶部区域、所述高压n阱104的位于所述第二高压p阱106与所述p型外延103之间的顶部区域以及所述p型外延103的顶部区域上。

在应用本实施例的双向隔离型esd保护器件时，如图2所示，所述第一p+区108和所述第一n+区110共同引出一个端口，作为所述双向隔离型eds保护器件的第一端口，第二p+区109和第四n+区113共同引出另一个端口，作为所述双向隔离型eds保护器件的第二端口。所述第一端口和所述第二端口对称，可相互交换，且均可工作在正向电压或负向电压条件下。

如图3所示，本实施例的双向隔离型esd保护器件寄生了高压p阱电阻rpwell1和rpwell2、高压n阱电阻rnwell1和rnwell2、npn晶体管q1和q2、pnp晶体管q3。以上器件一起，构成了一个对称的基于npnp结构的双向esd泄放电路，如图4所示。

所图2所示的端口连接，当第一端口接被保护的ic管脚且第二端口接地时，在正向esd脉冲的作用下，由rpwell1、q1、rnwell1和q3构成的npnp结构被触发，泄放esd电荷；反之，在负向esd脉冲的作用下，由rpwell2、q2、rnepi2和q3构成的npnp结构被触发，泄放esd电荷。基于所述第一端口和所述第二端口对称的原理，当所述第一端口和所述第二端口互换(即所述第一端口接地且所述第二端口接被保护的ic管脚)时，其esd泄放的原理也是一样。所述双向隔离型eds保护器件的触发电压由第二n+区111与第一高压p阱105所形成的二极管、第三n+区112与第二高压p阱106所形成的二极管的反向击穿电压决定。显然，增加或减小寄生pnp管q3的基区宽度，可以调节器件的维持电压。

本实施例的基于npnp结构的双向隔离型esd保护器件，使得被保护的ic端口既能承受正向电压，也可以承受负向电压，并且提供足够的正负向的eds电荷泄放能力。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。