使用前侧深沟槽刻蚀隔离电路元件的制作方法

本发明涉及集成电路领域。更具体地，本发明涉及在集成电路中的隔离结构。

背景技术：

一些电子电路包括在工作电势中具有较大差异的组件，并且组件的半导体基板必须被电隔离。将隔离组件放在独立的芯片中不合需要地增加电路的芯片数目和成本。将隔离组件放在具有公共半导体基板的相同芯片中需要将基板的部分隔离，这一直是有问题的且很昂贵。

技术实现要素：

以下呈现简化的发明内容以便提供对本发明一个或更多个方面的基本理解。该发明内容不是本发明的彻底综述，且既不旨在确定本发明的关键或重要因素，也不划定本发明的范围。而是，该发明内容的主要目的在于以简化形式呈现本发明的一些概念，以作为稍后呈现的更具体实施方式的前奏。

一种集成电路可通过以下方式形成：通过从集成电路的顶侧(通过包含互连件的互连区域的至少部分)形成隔离沟槽，该沟槽深入到集成电路的基板中至少40微米。当隔离沟槽形成时，至少200微米的基板材料保留在隔离沟槽下方的基板中。介电材料形成在隔离沟槽中同时基板处在不大于320℃的温度下以形成隔离结构，该隔离结构将集成电路的隔离区域与基板的至少部分分隔。集成电路的隔离区域可为基板中的区域，和/或互连区域中的区域。隔离区域包含集成电路的隔离组件。

隔离结构可延伸到围绕集成电路的分割区(singulation zone)，以便隔离区域为基板的第一部分，其与基板的第二部分侧向地分隔。隔离结构可具有围绕作为隔离区域的基板第一部分的闭环配置，且因此将隔离区域与基板的剩余部分侧向地分隔。该隔离区域可为在隔离结构上方的互连区域的一部分，且隔离组件可形成在隔离区域中，以便隔离组件与基板分隔。

附图说明

图1为具有隔离结构的示例集成电路的横截面。

图2A到图2F为在形成的示例方法的连续阶段中描述的图1的集成电路的横截面。

图3A和图3B为描述在形成隔离结构后继续形成集成电路的示例方法的连续阶段的图1的集成电路的横截面。

图4为具有隔离结构的另一个示例集成电路的横截面。

图5A到图5I为在形成的示例方法的连续阶段中描述的图4的集成电路的横截面。

图6A到图6D为描述在形成隔离结构后继续形成集成电路的示例方法的连续阶段的图4的集成电路的横截面。

图7A到图7G为在形成的示例方法的连续阶段中描述的具有隔离结构的另一个示例集成电路的横截面。

图8A到图8G为在形成的示例方法的连续阶段中描述的具有隔离结构的另一个示例集成电路的横截面。

具体实施方式

参考附图描述本发明。附图未按比例绘制且附图仅被提供用于例示本发明。以下参考用于例示的示例应用描述本发明的数个方面。应当理解，陈述多个具体细节、关系和方法以提供对本发明的理解。然而，相关领域技术人员会容易认识到，能够在没有一个或更多个具体细节的情况下或者借助其它方法来实践本发明。在其它情况下，众所周知的结构或操作将不详细示出，以避免模糊本发明。本发明不受动作或事件的例示顺序限制，因为一些动作可按照不同顺序发生和/或与其它动作或事件同时发生。此外，并非所有例示的动作或事件需要根据本发明实现一个方法。

以下涉及共同未决的专利申请，且因而以引用方式并入，该申请为美国专利申请14/701,484(德州仪器档案号TI-75685，提交于2015年4月30日)。

集成电路可通过以下形式形成：通过从集成电路的顶侧，穿过互连区域的至少部分，形成隔离沟槽，且该沟槽深入到集成电路的基板中至少40微米。当形成隔离沟槽时，基板材料的至少200微米保留在隔离沟槽下方的基板中。介电材料在基板处于不大于320℃的温度下被形成在隔离沟槽中，以形成隔离结构，该隔离结构将集成电路的隔离区域与基板的至少部分分隔。集成电路的隔离区域可为基板中的区域，和/或互连区域中的区域。隔离区域包含集成电路的隔离组件。隔离结构的顶表面高于在互连区域中的至少一些互连件。在不大于320℃的基板温度下形成介电材料可有利地减少互连件的退化和集成电路组件的退化。

隔离结构可延伸到围绕集成电路的分割区中，以便隔离区域为基板的第一部分，其与基板的第二部分侧向地分隔。隔离结构可具有围绕隔离区域的基板的第一部分的闭环配置，且因此将隔离区域与基板的剩余部分侧向地分隔。在基板中形成具有至少40微米深度的隔离结构将隔离结构的底部放在任何水平隔离层(诸如掩埋层)的下方，以便隔离结构和水平隔离层的结合可将该隔离区域与基板的剩余部分电隔离。该隔离区域可为互连区域的在隔离结构上方的部分，而隔离组件可在隔离区域中形成，以便隔离组件与基板分隔。

在基板底表面的附加处理可提供进一步隔离。例如，可以从底表面跨越集成电路的区域将基板整体减薄，以便去除隔离结构的底部下方的基板材料直到隔离沟槽的底部。整体地减薄基板也可提供用于热管理的所需厚度。在另一个示例中，可以在隔离结构下从底表面局部地去除基板材料，以便靠近隔离沟槽的基板保留其完整厚度，这可提供所需机械强度。从基板的底表面去除整体及局部材料的组合可提供在热管理和机械强度之间的所需平衡。

图1为具有隔离结构的示例集成电路的横截面。集成电路100包括基板102，基板102包括半导体材料，诸如晶体硅，砷化镓或具有III-N半导体材料层(诸如氮化镓和氮化镓铝)的晶体硅。集成电路100包括在基板102上方的互连区域104。集成电路100包括组件106，其在图1被描述为金属氧化物半导体(MOS)晶体管106。互连区域104包括互连件108以及在互连件108的层级(level)之间的可能的通孔110，以及将互连件108连接到组件106的可能的触点112。互连件108、通孔110和触点112设置在互连区域104的互连介电层114中。互连介电层114可以布置在基于二氧化硅的材料(诸如硼磷硅酸盐玻璃(BPSG)，磷硅酸盐玻璃(PSG)和/或二氧化硅)的层中，具有介电材料(诸如氮化硅，碳化硅和/或碳氮化硅)的刻蚀停止层，盖层和/或势垒层。场氧化物116可设置在基板102中以侧向地隔离组件106。在本示例中，集成电路100可包括在具有用于接合焊盘118的开口122的互连区域104上方的接合焊盘118和保护性外涂层120。保护性外涂层120可包括聚合物层和/或无机介电层。保护性外涂层120有时被称为顶部玻璃或刮涂层(scratch coat)。

集成电路100包括隔离结构124，该隔离结构124延伸穿过互连区域104的至少部分并且在基板102和互连区域104之间的边界处深入到在基板102的顶表面126下方的基板102中至少40微米。在本示例中，如图1所示，隔离结构124可穿过保护性外涂层120及穿过完整互连区域104延伸。隔离结构124可具有，例如5微米至25微米的宽度128。隔离结构124包括接触基板102和互连区域104的隔离介电材料，其从靠近隔离结构124的顶部130延伸到隔离结构124的底部132。在本示例中，隔离介电材料可以包括设置在隔离结构124的下部中并且延伸到隔离结构124的底部132的第一介电材料134，以及设置在下部上方的隔离结构124的上部中并且延伸靠近隔离结构124的顶部130的第二介电材料136。在本示例中，隔离结构124可将作为基板102的第一部分的隔离区域138与基板102的第二部分140侧向地分隔开。组件106的至少一个设置在隔离区域138中。在本示例中，隔离结构124可延伸到集成电路100的分割区142中。分割区142可以是，例如划线通道(scribe street)或锯状通路(saw lane)，用于从包含多个集成电路的晶片分割集成电路100。

基板102的隔离区域138中的一个或更多个的组件106可电耦合到在基板102的第二部分140中的一个或更多个的组件106。在本示例中，在隔离区域138中的组件106中的一个可通过互连件108，通孔110和触点112连接到接合焊盘118中的一个，并且第二部分140中的组件106中的一个可以通过互连件108，通孔110和触点112连接到接合焊盘118中的一个。接合焊盘通过引线接合144电连接。用于将隔离区域138中的组件106与第二部分140中的组件106电耦合的其它配置是在本示例的范围内。与使用针对基板102的隔离区域138和基板102的第二部分140的两个单独集成电路的类似应用相比，隔离结构124可针对使用集成电路100的应用有利地提供减少的成本。

图2A到图2F是在形成的示例方法的连续阶段描述的图1的集成电路的横截面。参考图2A，集成电路100在基板102中和基板102上形成。基板102可以是，例如硅晶片，砷化镓晶片或具有氮化镓铝和氮化镓的外延层的硅晶片的一部分。在形成集成电路100的阶段，基板102可为，例如525微米到925微米厚。基板包括邻近集成电路100的分割区142。组件106在基板102的顶表面126形成。互连区域104(包括介电层114、触点112、互连件108和通孔110)在基板102和组件106上方形成。介电层114、触点112、互连件108和通孔110可在连续的层中形成。触点112可在通过介电层114的前金属介电(PMD)层的接触孔中形成，并且可以包括钛和氮化钛衬垫上的钨填充金属，其通过沉积和回蚀和/或化学机械抛光(CMP)工艺形成。另选地，触点112可包括从互连件108的第一层级延伸到接触孔中的铝。互连件108可包括铝，其通过使用氯游离基的反应离子刻蚀(RIE)工艺在介电层114的层间介电(ILD)层上方形成。另选地，互连件108可包括铜，其通过镶嵌工艺在介电层114的内金属介电(IMD)层中形成。通孔110可包括从互连件108的层级处延伸到通孔中的铝，通过沉积和回蚀工艺在通孔中形成的金属衬垫上的钨，或通过镶嵌工艺形成的铜。接合焊盘118随后形成，通过互连件108、通孔110和触点112电连接到组件106。在PMD层、IMD层及ILD层中的二氧化硅可由正硅酸乙酯(TEOS)通过等离子体增强化学气相沉积(PECVD)工艺形成，或由有机硅烷诸如甲基倍半硅氧烷(MSQ)或氢倍半硅氧烷(HSQ)的热分解形成。PMD层，IMD层和ILD层可以包括氮化硅、碳化硅或碳化硅氮化物(silicon carbide nitride)的盖层，并且可包括通过PECVD工艺形成的氮化硅的刻蚀停止层。接合焊盘118可包括各种金属层，包括例如铜、铝、镍、钯和/或金。随后，保护性外涂层120在互连区域104上方形成，暴露接合焊盘118。保护性外涂层120可包括通过光刻工艺图案化的有机聚合物介电材料诸如光敏聚酰亚胺的层。保护性外涂层120可包括通过RIE工艺图案化的无机介电材料诸如二氧化硅、氮化硅和/或氧化硅氮化物(silicon oxide nitride)的一层或更多层，该RIE工艺去除由光刻胶掩模暴露的介电材料。用于介电层114，触点112，互连件108和通孔110的其它结构和材料以及形成它们的方法在本示例的范围内。

隔离掩模146在保护性外涂层120和接合焊盘118上方形成，暴露用于图1的隔离结构124的区域并覆盖用于基板102的隔离区域138和基板102的第二部分140的区域。在本示例的一个版本中，隔离掩模146可包括通过光刻工艺形成的光刻胶，并且可能包括抗反射层诸如底部抗反射涂层(BARC)。在本示例的另一版本中，隔离掩模146可包括一种或更多种硬掩模材料，诸如氮化硅、碳化硅和/或无定形碳，并且可以通过RIE工艺图案化，该RIE工艺去除由光刻胶掩模暴露的硬掩模材料。在本示例中，由隔离掩模146暴露的区域可延伸到分割区142中。

参考图2B，在由隔离掩模146暴露的区域中，通过保护性外涂层120和通过互连区域104形成隔离沟槽148，其延伸至基板102中至少40微米深。当隔离沟槽148形成时，至少200微米的基板材料保留在隔离沟槽148下方的基板102中。例如，通过使用氟自由基的第一RIE工艺以刻蚀介电材料，可穿过保护性外涂层120和互连区域104形成隔离沟槽148。例如通过使用六氟化硅(SF₆)和八氟环丁烷(C₄F₈)的第二RIE工艺以刻蚀硅半导体材料，可穿过基板102形成隔离沟槽148。在第二RIE工艺中，SF₆刻蚀基板102中的硅，而C₄F₈钝化隔离沟槽148的侧壁以减少不必要的侧向刻蚀。

参考图2C，去除图2B的隔离掩模146。例如，可以通过灰化工艺去除隔离掩模146中的有机材料。例如，可以通过对保护性外涂层120和接合焊盘118具有选择性的一个或更多个等离子体刻蚀工艺去除隔离掩模146中的无机材料。例如通过PECVD工艺，可任选地在隔离沟槽148中形成二氧化硅的沟槽衬垫。

参考图2D，隔离沟槽148部分地填充有第一介电材料134。第一介电材料134可包括，例如有机聚合物(诸如环氧树脂或聚酰亚胺，硅氧烷聚合物，诸如MSQ或HSQ的有机硅烷，溶胶凝胶或陶瓷浆料)。在本示例的一个版本中，如图2D中所示，第一介电材料134可通过喷墨装置150沉积到隔离沟槽148中。将第一介电材料134沉积到隔离沟槽148中的其它方法在本示例的范围内。第一介电材料可有利地提供对基板102的所需的粘附性和在基板102上的所需的低应力层级。在将附加介电材料添加到隔离沟槽148前，可任选地将第一介电材料134部分地或完全地固化。

参考图2E，在第一介电材料134上方的隔离沟槽148的剩余部分填充有第二介电材料136。第二介电材料136可包括与第一介电材料134较相似或不同的材料。第二介电材料136可通过喷墨设备150沉积到隔离沟槽148中，如图2E所示。将第二介电材料136沉积到隔离沟槽148中的其它方法是在本示例的范围内。第二介电材料可有利地提供对互连区域104的介电层114的所需的粘附性和在互连区域104上的所需的低应力层级。

参考图2F，在隔离沟槽148中的介电材料(包括第一介电材料134和第二介电材料136)通过热工艺152固化以形成隔离结构124。热工艺152可以是，例如如图2F所示的热板工艺或辐射工艺。热处理工艺152将集成电路100加热到不大于320℃的温度，与在较高温度下形成隔离结构相比，这可以有利地减少组件106、触点112、互连件108和通孔110的退化。

图3A和图3B是描绘了在隔离结构形成后继续形成集成电路的示例方法的连续阶段的图1的集成电路的横截面。参考图3A，在分割(singulate)集成电路100前，从隔离结构124的底部132下方的基板102去除基板材料。基板材料可通过如图3A所示的背磨工艺154去除。另选地，基板材料可以通过平面刻蚀工艺去除。当基板材料被去除时，隔离结构124中的介电材料(包括第一介电材料134和第二介电材料136)有利地向集成电路100提供机械强度以防止破损。

参考图3B，在本示例的一个版本中，可从在隔离结构124下方的基板102中去除足够的基板材料以暴露隔离结构124的底部132，从而将基板102的隔离区域138与第二部分140隔离。隔离结构124中的介电材料(包括第一介电材料134和第二介电材料136)有利地将集成电路100保持在一起，允许集成电路100随后被分割及安装到用于组装的封装件中。基板102的隔离区域138和第二部分140可被偏置到不同的工作电势，而没有穿过基板102的显著的电流泄漏。

图4是具有隔离结构的另一示例集成电路的横截面。集成电路400包括基板402，其包括例如参考图1所描述的半导体材料。集成电路400包括设置在基板402的顶表面426的组件406，可由场氧化物416侧向地分隔。集成电路400包括在基板402的顶表面426上方的互连区域404；互连区域404包括互连件408、互连件408的层级之间的通孔410，以及将互连件408连接到组件406的触点412。例如，如参考图1所描述的，互连件408、通孔410和触点412设置在互连介电层414中。在本示例中，集成电路400可包括接合焊盘418和在互连区域404上方的具有用于接合焊盘418的开口422的保护性外涂层420。

集成电路400包括隔离结构424，其延伸穿过互连区域404的至少部分并且深入到在基板402和互连区域404之间的边界处的基板402的顶表面426下方的基板402中至少40微米。在本示例中，隔离结构424可延伸穿过完整的互连区域404；保护性外涂层420设置在隔离结构424上方。隔离结构424可具有，例如5微米至25微米的宽度。隔离结构424包括接触基板402和互连区域404的隔离介电材料434，其从靠近隔离结构424的顶部430延伸到隔离结构424的底部432。在本示例中，隔离结构424可具有闭环配置，该闭环配置从侧向围绕隔离结构424的基板402的第二部分440，侧向地围绕和侧向地隔离作为本示例中的基板402的第一部分的隔离区域438。与使用用于基板402的隔离区域438和第二部分440的两个独立集成电路的类似应用相比，结构424可针对使用集成电路400的应用有利地提供减少的成本。隔离区域438中的一个或更多个组件406可例如通过电容器或电感器电耦合到在第二部分440中的一个或更多个组件406。

图5A到图5I是在形成的示例方法的连续阶段描述的图4的集成电路的横截面。参考图5A，集成电路400在基板402中和基板402上形成。场氧化物416例如通过浅沟槽隔离(STI)工艺或硅局部氧化(LOCOS)工艺在基板402中形成。组件406在基板402的顶表面426形成。互连区域404在基板402和组件406上方形成。介电层414可包括PMD层，ILD层和IMD层。例如参考图2A所描述的，触点412、互连件408、通孔410和接合焊盘418在介电层414中形成。在本示例中，直到形成图4的隔离结构424之后，可任选地形成图4的保护性外涂层420，以便在形成集成电路400的即时阶段(instant stage)暴露接合焊盘418。

参考图5B，牺牲保护层456在接合焊盘418上方和介电层414上方形成。牺牲保护层456可包括通过使用二氯甲硅烷和氨的低温PECVD工艺形成的二氧化硅或氮化硅，以对接合焊盘418和介电层414提供所需的刻蚀选择性。例如，可在集成电路400处于小于320℃的温度时形成牺牲保护层456。牺牲保护层456可为，例如20纳米至500纳米厚。

参考图5C，隔离掩模446在接合焊盘418和介电层414上方形成，暴露用于图4的隔离结构424的区域并且覆盖用于基板402的隔离区域438和基板402的第二部分440的区域。隔离掩模446可包括通过光刻工艺形成的光刻胶，并且可包括一种或更多种硬掩模材料。

参考图5D，隔离沟槽448的第一部分在由隔离掩模446暴露的区域中穿过牺牲保护层456和穿过互连区域404形成，其靠近基板402的顶表面426停止。通过使用氟自由基的第一RIE工艺458(如图5D所示)以刻蚀介电材料，可形成穿过牺牲保护层456和互连区404的隔离沟槽448。如图5D所示，可通过第一RIE工艺458部分地刻蚀隔离掩模446。

参考图5E，隔离沟槽448的剩余部分在由隔离掩模446暴露的区域中形成，延伸至基板402中至少40微米深。当隔离沟槽448形成时，至少200微米的基板材料保留在隔离沟槽448下方的基板402中。如图5E所示，通过使用SF₆和C₄F₈以刻蚀硅的第二RIE工艺460，隔离沟槽448的剩余部分可以形成到基板402中。如图5E所示，可通过第二RIE工艺460附加地刻蚀隔离掩模446。在本示例中，直到填充隔离沟槽448之后，可任选地去除隔离掩模446。在替代的版本中，在前进到后续步骤之前可去除隔离掩模446。

参考图5F，隔离沟槽448填充有介电材料434。在本示例中，通过旋涂工艺可将介电材料434作为液体提供到隔离沟槽448。介电材料434覆盖隔离掩模446和牺牲保护层456。介电材料434可以包括，例如环氧树脂、聚酰亚胺、MSQ、HSQ、溶胶凝胶或陶瓷浆料。在本示例的一些版本中，介电材料434可包括随后被去除的溶剂。

参照图5G，在隔离沟槽448中的介电材料434通过热工艺452固化。热工艺452可以是，例如热板工艺或辐射工艺。热处理452将集成电路400加热到不大于320℃的温度，与在较高温度下形成隔离结构相比，这可有利地减少组件406、触点412、互连件408和通孔410的退化。

参考图5H，从隔离掩模446和牺牲保护层456上方去除介电材料434，将介电材料434留在隔离沟槽448中以形成隔离结构424。在本示例的一个版本中，介电材料434可通过各向同性刻蚀工艺，例如等离子体刻蚀工艺或湿法刻蚀工艺来去除。在另一版本中，可以通过CMP工艺去除介电材料434。牺牲保护层456和剩余的隔离掩模446(如果存在)在去除介电材料434期间保护接合焊盘418。介电材料434可任选地凹陷在牺牲保护层456的顶表面下方，靠近互连区域404的介电层414的顶表面。

参考图5I，图5H的隔离掩模446的剩余部分(如果存在)和牺牲保护层456被去除，暴露接合焊盘418。可以通过等离子体刻蚀，随后通过湿法清洗工艺去除隔离掩模446的剩余部分。可通过对接合焊盘418和介电层414具有选择性的等离子体刻蚀去除牺牲保护层456。与在较高温度下形成保护层相比，在如参考图5B所描述的低温下形成牺牲保护层456可有利地促进牺牲保护层456的去除，同时减少对接合焊盘418和介电层414的损害。随后，形成图4的保护性外涂层420以提供图4的结构。在本示例的替代版本中，牺牲保护层456的一部分可以留在集成电路400上并且与保护性外涂层420一起图案化，以成为集成电路400的永久元件。

图6A到图6D是描述在形成隔离结构后继续形成集成电路的示例方法的连续阶段的图4的集成电路的横截面。参考图6A，在集成电路400被分割之前，背侧隔离掩模462在基板402的底表面464上形成。背侧隔离掩模462暴露隔离结构424下方的区域并且覆盖基板402的隔离区域438下方的区域和基板402的第二部分440下方的区域。可以如在美国专利申请14/701,484中公开的方式形成背侧隔离掩模462，该申请以引用方式并入本文。

参考图6B，在由背侧隔离掩模462暴露的区域中，基板材料从底表面464直到隔离结构424的基板402去除，以形成暴露隔离结构424的背侧隔离沟槽466。基板材料可以是通过诸如在美国专利申请14/701,484中公开的深RIE工艺去除。当暴露隔离结构424时，深RIE工艺可使用端点信号以停止刻蚀处理。另选地，深RIE工艺可以是定时的过程。

参考图6C，图6B的背侧隔离掩模462被去除。与隔离结构424结合的背侧隔离沟槽466将基板402的隔离区域438与第二部分440隔离。可如美国专利申请14/701,484中所公开的方式去除背侧隔离掩模462。

参考图6D，介电材料468在背侧隔离沟槽466中形成，接触隔离结构424。可以如美国专利申请14/701,484中所公开的方式形成介电材料468。在随后的分割集成电路400期间，介电材料468向基板402可有利地提供所需的机械强度，同时达到基板402的隔离区域438与第二部分440隔离的效果。

图7A到图7G是在形成的示例方法的连续阶段中描述的具有隔离结构的另一示例集成电路的横截面。参考图7A，集成电路700包括包含半导体材料(例如半导体晶片)的基板702。组件706在基板702的顶表面726处形成。互连区域的第一部分704在基板702的顶表面726上方及组件706上方形成。互连区域的第一部分704包括介电层714和在介电层714中形成的触点712、互连件708及可能的通孔710的堆叠。如图7A所示，互连件708中的一些可以在集成电路700的形成阶段暴露。

参考图7B，可选ILD层770可在互连区域的第一部分704的现有顶表面上形成。可选ILD层770包括基于二氧化硅的介电材料的主层，并且可包括在主层下方的刻蚀停止层，并且可包括在主层上方的盖层。

隔离掩模746在互连区域的第一部分704上方以及在可选ILD层770(如果存在)的上方形成。可以如参考图2A所述形成隔离掩模746。在本示例中，隔离掩模746可暴露用于隔离区域738的区域(该隔离区域738在本示例中的互连区域中)并覆盖隔离区域738周围的区域。

参考图7C，隔离沟槽748通过可选ILD层770，通过互连区域的第一部分704并且进入基板702中至少40微米深形成。当形成隔离沟槽748时，至少200微米的基板材料保留在隔离沟槽748下方的基板702中。如参考图5D和图5E所示，隔离沟槽748可利用RIE工艺形成。另选地，可由第一湿法刻蚀工艺穿过可选ILD层770并穿过互连区域的第一部分704，以及通过第二湿法刻蚀工艺进入基板702中形成隔离沟槽748，该第一湿法刻蚀工艺包括稀释的氢氟酸缓冲水溶液，该第二湿法刻蚀工艺包括氢氟酸、硝酸和乙酸的平面刻蚀溶液。

参考图7D，介电材料734在隔离沟槽748中形成，靠近互连区域的第一部分704的顶表面。例如，可通过使用图案化丝网772的加压填充工艺(被称为丝网印刷工艺)在隔离沟槽748中形成介电材料734。在隔离沟槽748中形成介电材料734的其它方法在本示例的范围内。介电材料734可包括有机聚合物材料、硅氧烷聚合物、基于二氧化硅的材料、溶胶凝胶和/或陶瓷浆料。在本示例中，隔离掩模746可以留在原处，而介电材料734在隔离沟槽748中形成，这可以有利地保护互连区域的可选ILD层770和第一部分704。去除隔离掩模746上方的过量介电材料(如果存在)，留下隔离沟槽748中的介电材料734以提供隔离结构724。在本示例中，在固化介电材料734前，随后可去除隔离掩模746。在多于一个部分的填充步骤中(可能具有在部分的填充步骤之间的固化操作)，介电材料734可任选地在隔离沟槽748中形成。

参考图7E，通过热工艺752可任选地固化隔离沟槽748中的介电材料734。热工艺752将集成电路700加热到不大于320℃的温度，与在较高温度下形成隔离结构相比，这可以有利地减少组件706、触点712，互连件708和通孔710的退化。

参考图7F，平面化介电层774可任选地形成在隔离结构724和可选ILD层770和互连区域的第一部分704上方。平面化介电层774可包括由通过旋涂工艺施加的MSQ或HSQ形成的基于二氧化硅的材料。平面化介电层774可任选地，例如通过CMP工艺或回蚀工艺被平面化。平面化介电层774提供比介电材料734以及互连区域的可选ILD层770和第一部分704的组合的顶表面和更平面的顶表面，这可以有利地增加用于在集成电路700上形成互连件的附加层的工艺宽容度。

参考图7G，互连区域的第二部分776在可选平面化介电层774(如果存在)上的互连区域的第一部分704和可选ILD层770上方形成。互连区域的第二部分776包括介电层778，并且包括在介电层778中形成的互连件708和通孔710。介电层778可包括聚酰亚胺或其它有机材料，相比于基于二氧化硅的材料，该聚酰亚胺或其它有机材料可有利地在较低温度下形成。例如，可以通过刻蚀铝层以形成铝互连件、通过铜镶嵌工艺或通过在晶种层(seed layer)上电镀铜形成互连件708。互连件708和通孔710在隔离结构724上方延伸，例如以提供这些组件706之间的连接。形成接合焊盘718以提供用于集成电路700的外部连接。

在隔离区域738中形成隔离结构724上方的互连区域的第二部分776中的隔离组件780(诸如在图7G中所描绘的电容器或电感器或变压器)。隔离组件780与集成电路700的一个或更多个组件706电耦合，并且通过介电材料734与基板702隔离，这可以有利地改进隔离组件780的效率。隔离组件780的元件可与介电层778，互连区域的第二部分776的互连件708和通孔710同时形成，有利地降低了集成电路700的制造成本。与具有用于隔离组件的独立封装器件的系统相比，在隔离结构724上形成隔离组件780可为使用集成电路700的应用提供更低系统成本。

图8A到图8G是在形成的示例方法的连续阶段中描绘的具有隔离结构的另一示例集成电路的横截面。参考图8A，集成电路800包括包含半导体材料的基板802，例如在形成集成电路800的这种阶段为525微米到925微米厚的半导体晶片。组件806在基板802的顶表面826形成。互连区域的第一部分804在基板802的顶表面826上方和组件806上方形成。互连区域的第一部分804包括介电层814，以及在介电层814中形成的触点812、互连件808和通孔810的堆叠。在本示例中，从互连件808的实体延伸到基板802中可形成穿过基板通孔(through-substrate via)(TSV)的上部882。TSV的上部882中的每个可包括，例如钨的中心导体884，其电耦合到相应的互连件808，中心导体884由将中心导体884与基板802侧向地隔离的介电衬垫886侧向地围绕。TSV的上部882的其它配置在本示例的范围内。

参考图8B，硬掩模材料层888在互连区域804上形成。硬掩模材料层888可以包括一层或更多层无机介电材料，诸如氮化硅、碳化硅、碳化硅氮化物和/或氧化铝。在硬掩模材料888的层上方形成隔离掩模846，其暴露用于隔离结构的区域并覆盖在本示例中用于是基板802的第一部分的隔离区域838的区域，以及基板802的第二部分840的区域。隔离掩模846可包括通过光刻工艺形成的光刻胶，并且可以可能地包括诸如BARC的抗反射层。用于隔离结构的区域可具有如图8B所示的闭环配置，或者可具有另一种配置。

参考图8C，在由隔离掩模846暴露的区域中，从图8B的硬掩模材料888的层去除硬掩模材料以形成隔离掩模890。在随后的步骤期间，隔离掩模846可留在原地以形成隔离沟槽，或者可在形成隔离沟槽前任选地去除。隔离掩模846例如，可通过灰化工艺，随后通过使用硫酸和过氧化氢的混合水溶液和/或氢氧化铵和过氧化氢的混合水溶液的湿法清洗工艺去除。

参考图8D，在本示例中，隔离沟槽848通过完整互连区域804形成，在由硬掩模890暴露的区域中延伸至基板802中至少40微米深。当形成隔离沟槽848时，至少200微米的基板材料保留在隔离沟槽848下方的基板802中。隔离沟槽848可由第一RIE工艺通过互连区域804形成，并且由第二RIE工艺通过基板802形成。图8C的隔离掩模846，如果在开始形成隔离沟槽848时存在，则隔离掩模846可以在隔离沟槽848完全形成之前被完全侵蚀。在形成隔离沟槽848期间，也可以侵蚀硬掩模890的一部分。在本示例中，在隔离沟槽848形成后硬掩模890可以留在原地。

参考图8E，隔离沟槽848填充有介电材料834以形成隔离结构824。在本示例中，可以通过蒸气转移工艺提供介电材料834到隔离沟槽848，其中介电材料覆盖硬掩模890。介电材料834可以包括，例如聚对二甲苯材料诸如聚对二甲苯C。另选地，可通过旋涂工艺提供介电材料834到隔离沟槽848，其中介电材料也覆盖硬掩模890。介电材料834可包括，例如HSQ或MSQ。

如图8F所示，可任选地从硬掩模890上方去除介电材料834，使介电材料834留在隔离沟槽848中。例如，可以通过灰化工艺去除介电材料834中的有机材料。例如，可以通过稀释的氢氟酸缓冲水溶液去除介电材料834中的基于二氧化硅的材料。另选地，介电材料834可任选地留在硬掩模890上方的原地。

参考图8G，TSV的下部892可以在基板802中形成以使到TSV的上部882的电连接。TSV的下部892中的每个可包括，例如通过围绕的介电衬垫896与基板802隔离的金属的中心导体894。该中心导体894电耦合到TSV的上部884的实体的对应中心导体884。TSV的下部892的其它配置在本示例的范围内。在形成TSV的下部892前，基板802可任选地从其底表面减薄，这可以能够使下部892的更紧密的间距。形成本示例中所述的隔离结构824可在减薄处理期间有利地提供用于基板802的所需的机械强度。

在本示例的替代版本中，在形成隔离结构824前，完整的TSV可从基板802的顶表面826以一个操作顺序形成。在另一版本中，用于TSV的通孔可与隔离沟槽848同时形成，并且随后用介电衬垫896和中心导体894填充。

虽然以上已经描述了本发明的各种实施例，应当理解的是，它们仅仅是作为示例而非限制的方式提出的。在不脱离本发明的精神或范围的情况下，能够根据本文的公开内容对所公开实施例进行多种改变。因此，本发明的宽度和范围不应受到上述任何实施例的限制。相反，本发明的范围应根据所附权利要求及其等同物来限定。