半导体器件及其制造方法与流程

本公开总地涉及电子学的领域，更具体地，涉及半导体器件及制造该半导体器件的方法。

背景技术：

信息媒体的增加的分布已经导致半导体器件的功能性的显著进步。为了提高竞争力，更高集成可以被用于新半导体器件以满足对于更低成本和更高品质的需求。半导体器件的按比例缩小可以继续以实现更高集成。

研究已经增加了半导体器件的操作速度并且已经提高了其集成。半导体器件可以包括mos晶体管。为了提高半导体器件的密度，mos晶体管的栅极可以在尺寸上减小，并且栅极的下面的沟道区也可以变窄。

技术实现要素：

一种半导体器件可以包括在基板上的栅绝缘层和在栅绝缘层上的栅电极结构。栅电极结构可以包括在栅绝缘层上顺序层叠的下导电层和上导电层以及在下导电层和上导电层之间的插入绝缘层，并且下导电层可以包括阻挡金属层。该插入绝缘层可以包括硅氧化物、硅氮氧化物、硅氮化物和/或锗氧化物，在以下描述中，以插入绝缘层为硅氧化物层为例进行说明，但是不限于此。

在不同的实施方式中，栅电极结构还可以包括在硅氧化物层和下导电层之间的半导体衬层。

根据不同的实施方式，半导体衬层可以包括硅层。

在不同的实施方式中，半导体器件还可以包括在基板上的层间绝缘层。层间绝缘层可以包括沟槽，并且栅绝缘层可以沿沟槽的侧壁和底表面延伸。

在不同的实施方式中，栅电极结构可以在沟槽的下部分，半导体器件还可以包括在上导电层上的盖图案。盖图案可以在沟槽的上部分中。

在不同的实施方式中，栅绝缘层可以包括在基板上顺序层叠的界面层和高-k绝缘材料层。

根据不同的实施方式，界面层可以包括硅氧化物。

在不同的实施方式中，半导体器件还可以包括在基板和栅绝缘层之间的沟道层。沟道层可具有与基板的晶格常数不同的晶格常数。

在不同的实施方式中，半导体器件还可以包括从基板突出的鳍形有源区，而且栅电极结构交叉该鳍形有源区。

一种半导体器件可以包括从基板突出的鳍形有源区和在基板上的场绝缘层。场绝缘层可以在鳍形有源区的下部分的侧部并且可以暴露鳍形有源区的上部分。半导体器件还可以包括沿场绝缘层的上表面和鳍形有源区的上部分的表面延伸的栅绝缘层以及在栅绝缘层上的栅电极结构。栅电极结构可以包括与栅绝缘层间隔开的插入绝缘层以及在插入绝缘层与栅绝缘层之间的阻挡金属层。该插入绝缘层可以包括硅氧化物、硅氮氧化物、硅氮化物和/或锗氧化物，在以下描述中，以插入绝缘层为硅氧化物层为例进行说明，但是不限于此。

根据不同的实施方式，硅氧化物层沿栅绝缘层的表面延伸。

在不同的实施方式中，栅绝缘层可以包括沿鳍形有源区的上部分的表面延伸的界面层，该界面层可以包括硅氧化物。

在不同的实施方式中，栅电极结构可以包括在硅氧化物层上的上导电层，以及该硅氧化物层可以在阻挡金属层和上导电层之间。

一种半导体器件可以包括：包含第一区域和第二区域的基板；在基板的第一区域上的第一栅绝缘层以及在第一栅绝缘层上的第一栅电极结构。第一栅电极结构可以包括在第一栅绝缘层上顺序层叠的第一下导电层、第一插入绝缘层和第一上导电层，并且第一下导电层可以包括第一阻挡金属层。该半导体器件还可以包括在基板的第二区域上的第二栅绝缘层和在第二栅绝缘层上的第二栅电极结构。第二栅电极结构可以包括在第二栅绝缘层上顺序层叠的第二下导电层和第二上导电层。

在不同的实施方式中，第二栅电极结构还可以包括第二插入绝缘层。该第一和第二插入绝缘层可以包括硅氧化物、硅氮氧化物、硅氮化物和/或锗氧化物，在以下描述中，以第一和第二插入绝缘层为硅氧化物层为例进行说明，但是不限于此。

根据不同的实施方式，第二硅氧化物层可以设置在第二下导电层和第二上导电层之间。

在不同的实施方式中，第二栅电极结构还可以包括在第二硅氧化物层和第二栅绝缘层之间的半导体衬层。

根据不同的实施方式，半导体衬层可以不接触第二栅绝缘层。

在不同的实施方式中，第二栅电极结构还可以包括在第二下导电层和第二上导电层之间的半导体衬层。

根据不同的实施方式，第二栅电极结构可以不包括在半导体衬层和第二上导电层之间的插入绝缘层。

在不同的实施方式中，第二栅电极结构可以不包括在第二下导电层和第二上导电层之间的插入绝缘层。

在不同的实施方式中，第一栅电极结构还可以包括在第一硅氧化物层和第一下导电层之间的半导体衬层。

在不同的实施方式中，半导体衬层可以包括硅层或者硅锗层。

根据不同的实施方式，半导体器件还可以包括在衬底上的层间绝缘层。层间绝缘层可以包括第一沟槽和第二沟槽，第一栅绝缘层可以沿第一沟槽的侧壁和底表面延伸，第二栅绝缘层可以沿第二沟槽的侧壁和底表面延伸。

在不同的实施方式中，半导体器件还可以包括从基板的第一区域突出的第一鳍形有源区和从基板的第二区域突出的第二鳍形有源区。第一栅电极结构可以交叉第一鳍形有源区，第二栅电极结构可以交叉第二鳍形有源区。

一种半导体器件可以包括从基板突出的鳍形有源区以及在基板上的场绝缘层。场绝缘层可以在鳍形有源区的下部分的侧部，并且可以暴露鳍形有源区的上部分。该半导体器件还可以包括沿鳍形有源区的上部分的表面延伸的第一硅氧化物层、在第一硅氧化物层和场绝缘层上的高-k绝缘层、在高-k绝缘层上的阻挡金属层以及在阻挡金属层上的第二硅氧化物层。阻挡金属层可以在第二硅氧化物层和高-k绝缘层之间延伸，第二硅氧化物层可以沿场绝缘层的上表面延伸。半导体器件还可以包括在第二硅氧化物层上的上栅电极。上栅电极可以交叉鳍形有源区。

在不同的实施方式中，第二硅氧化物层可以沿高-k绝缘层的表面延伸。

根据不同的实施方式，半导体器件还可以包括在阻挡金属层和第二硅氧化物层之间的硅层。

一种半导体器件可以包括在基板上的栅绝缘层和在栅绝缘层上的下栅电极。下栅电极可以包括阻挡金属层。半导体器件还可以包括在下栅电极上的硅氧化物层和在硅氧化物层上的上栅电极。上栅电极可具有与下栅电极的厚度不同的厚度。

根据不同的实施方式，上栅电极的厚度可以大于下栅电极的厚度。

根据不同的实施方式，半导体器件还可以包括在基板上的层间绝缘层。层间绝缘层可以包含沟槽，而且在沟槽的侧壁上的下栅电极的厚度可以与在沟槽的侧壁上的上栅电极的厚度不同。

一种半导体器件可以包括在基板上的层间绝缘层。层间绝缘层可以包括沟槽。半导体器件还可以包括沿沟槽的侧壁和底表面延伸的栅绝缘层以及在沟槽中的栅绝缘层上的栅电极结构。栅电极结构可以包括可以与栅绝缘层间隔开并且可以在沟槽的侧壁和底表面上的插入绝缘层，并且插入绝缘层可以包括半导体材料的氧化物、氮氧化物或氮化物。

在不同的实施方式中，插入绝缘层可以包括硅氧化物、硅氮氧化物、硅氮化物和/或锗氧化物。

根据不同的实施方式，栅电极结构还可以包括在插入绝缘层和栅绝缘层之间的半导体衬层。

根据不同的实施方式，半导体衬层可以包括硅层、硅锗层和/或锗层。

在不同的实施方式中，半导体衬层可以不接触栅绝缘层。

在不同的实施方式中，栅绝缘层可以包括在沟槽的底表面上的界面层以及可以沿沟槽的侧壁和底表面延伸而且可以在界面层上的高-k绝缘层。

根据不同的实施方式，每个界面层和插入绝缘层可以包含硅氧化物。

一种制造半导体器件的方法可以包括：在基板上形成栅绝缘层；顺序地在栅绝缘层上形成下栅电极和硅层；氧化该硅层以形成硅氧化物层；当硅氧化物层可以暴露时，执行热处理工艺；以及在执行热处理工艺后，在硅氧化物层上形成上栅电极。

根据不同的实施方式，形成下栅电极可以包括形成阻挡金属层。

根据不同的实施方式，形成阻挡金属层和形成硅层可以在不暴露基板至氧的情况下执行。

在不同的实施方式中，硅层可以形成为直接接触阻挡金属层。

在不同的实施方式中，氧化该硅层可以包括氧化该硅层的上部分，并且硅层的下部分可以在氧化该硅层之后保留在硅氧化物层和下栅电极之间。

根据不同的实施方式，该方法还可以包括用硅氧化物层作为蚀刻停止层去除上栅电极。

一种制造半导体器件的方法可以包括：在基板的第一区域上形成第一栅绝缘层以及在基板的第二区域上形成第二栅绝缘层；在第一栅绝缘层上顺序地形成第一下栅电极和第一硅层以及在第二栅绝缘层上顺序地形成第二下栅电极和第二硅层；氧化该第一硅层以形成第一硅氧化物层以及氧化第二硅层以形成第二硅氧化物层；当第一和第二硅氧化物层暴露时，执行热处理工艺；在执行热处理工艺后，在第一硅氧化物层上形成第一导电层以及在第二硅氧化物层上形成第二导电层；用第一硅氧化物层作为蚀刻停止层去除第一导电层；以及在去除第一导电层后，在第一硅氧化物层上形成第三导电层以及在第二导电层上形成第四导电层。

在不同的实施方式中，顺序形成第一下栅电极和第一硅层可以包括在没有暴露基板至氧的情况下顺序形成第一阻挡金属层和第一硅层，以及顺序形成第二下栅电极和第二硅层可以包括在没有暴露基板至氧的情况下顺序形成第二阻挡金属层和第二硅层。

根据不同的实施方式，第一硅层可以形成为直接接触第一阻挡金属层，第二硅层可以形成为直接接触第二阻挡金属层。

在不同的实施方式中，氧化第一硅层可以包括氧化第一硅层的上部分，并且第一硅层的下部分可以在氧化第一硅层之后保留在第一硅氧化物层和第一下栅电极之间，以及氧化第二硅层可以包括氧化第二硅层的上部分，并且第二硅层的下部分可以在氧化第二硅层之后保留在第二硅氧化物层和第二下栅电极之间。

一种形成集成电路器件的方法可以包括：在基板上顺序地形成栅绝缘层和阻挡金属层；在阻挡金属层上形成硅氧化物层以及在硅氧化物层上形成栅电极，该硅氧化物层在阻挡金属层和栅电极之间。

在不同的实施方式中，形成硅氧化物层可以包括在阻挡金属层上形成硅层以及氧化该硅层。

根据不同的实施方式，形成阻挡金属层和形成硅层可以在没有暴露基板至氧的情况下执行。

在不同的实施方式中，硅层可以直接接触阻挡金属层。

在不同的实施方式中，阻挡金属层可以包括钛氮化物(tin)层。

在不同的实施方式中，氧化该硅层可以包括氧化该硅层的上部分，而且硅层的下部分可以在氧化该硅层之后保留在硅氧化物层和阻挡金属层之间。

根据不同的实施方式，该方法还可以包括在形成硅氧化物层之后，在硅氧化物层可以暴露时执行热处理工艺。

根据不同的实施方式，栅绝缘层可以包括高-k材料。

在不同的实施方式中，该方法还可以包括用硅氧化物层作为蚀刻停止层去除栅电极。

根据不同的实施方式，该方法还可以包括在形成栅绝缘层和阻挡金属层之前在基板上形成绝缘层。该绝缘层可以包括暴露基板的凹槽，并且阻挡金属层和硅氧化物层可以沿凹槽的内表面共形地形成。

附图说明

对于本领域的普通技术人员而言，通过参考附图详细描述本公开的示例实施方式，本公开的以上和其它目的、特征和优点将变得更明显，其中：

图1是示出根据一些示例实施方式的半导体器件的视图；

图2是示出根据一些示例实施方式的半导体器件的视图；

图3是示出根据一些示例实施方式的半导体器件的视图；

图4是示出根据一些示例实施方式的半导体器件的视图；

图5是示出根据一些示例实施方式的半导体器件的视图；

图6是根据一些示范实施方式的半导体器件的布局；

图7是沿图6的线a-a截取的截面图；

图8是沿图6的线b-b截取的截面图；

图9是沿图6的线a-a截取的截面图；

图10是示出根据一些示例实施方式的半导体器件的视图；

图11是示出根据一些示例实施方式的半导体器件的视图；

图12是示出根据一些示例实施方式的半导体器件的视图；

图13是示出根据一些示范实施方式的半导体器件的俯视图；

图14是示出根据一些示例实施方式的半导体器件的视图；

图15是示出根据一些示例实施方式的半导体器件的视图；

图16是根据一些示例实施方式的半导体器件的布局；

图17是沿图16的线c-c和e-e截取的截面图；

图18是沿图16的线d-d和f-f截取的截面图；

图19是示出根据一些示例实施方式的半导体器件的电路图；

图20是图19的半导体器件的布局；

图21至26是根据一些示例实施方式的制造半导体器件的方法的视图；以及

图27是包含根据示范实施方式的半导体器件的芯片上系统(soc)的框图。

具体实施方式

本发明构思的优点和特征以及实现其的方法可以通过参考下面的示范实施例的详细描述和附图而被理解。然而，本发明构思可以以许多不同的形式实现，而不应被理解为限于在此阐述的实施方式。而是，提供这些实施例使得本公开将全面且完整，并且将向本领域的技术人员全面传达本发明的构思，本发明构思仅将由权利要求限定。在图中，为了清晰，夸大了层和区域的厚度。

将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或直接联接到另一元件或层，或者可以存在居间元件或层。相反，当元件被称为“直接连接到”或“直接联接到”另一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或更多相关列举项目的任意和所有组合。

还将理解，当一层被称为“在”另一层或基板“上”时，它可以直接在所述另一层或基板上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，则不存在居间元件。

将理解，虽然术语第一、第二等可以在此使用来描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，例如，以下讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。

在描述实施方式的文本中(特别是在权利要求的文本中)使用的术语“一”和“所述”以及类似指示物将被理解为涵盖单数和复数二者，除非在此另有说明或者明显与上下文矛盾。术语“包含”、“具有”、“包括”和“含有”等将被理解为开放式术语(即，意指“包括，但不限于”)，除非另外说明。

除非另外地定义，在此使用的所有技术和科学术语具有与本发明构思所属的领域中的普通技术人员通常理解的相同含义。注意到，在此提供的任何和所有示例或术语的使用仅旨在更好地说明本发明构思，而不是对本发明构思的范围的限制，除非另作说明。此外，除非另外限定，在通用字典中定义的所有术语不能被过度地解释。

虽然若干附图示出了根据一些示例实施方式的半导体器件包括包含具有鳍形区域的沟道区的鳍型晶体管(finfet)，但本发明构思不限于此。根据一些示例实施方式的半导体器件可以包括隧道tft、包括纳米线的晶体管、包括纳米片的晶体管、或三维(3d)晶体管。此外，根据一些实施方式的半导体器件可以包括双极结晶体管、横向扩散金属氧化物半导体(ldmos)晶体管等等。

图1是示出根据一些示例实施方式的半导体器件的视图。

参考图1，根据一些示例实施方式的半导体器件可以包括在基板100上的第一栅间隔物140、第一沟槽140t、第一栅绝缘膜135和第一栅电极结构mg1。第一栅电极结构mg1可以包括第一下导电膜120、第一上导电膜125和第一插入绝缘膜130。

基板100可以是体硅或绝缘体上硅(soi)。在一些实施方式中，基板100可以是硅基板或可以包括例如硅锗、绝缘体上硅锗(sgoi)、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物，但是不限于此。

为了描述的方便，以下描述将基于基板100包括硅的条件进行。

第一栅间隔物140可以形成在基板100上。第一栅间隔物140可以如图1所示地形成为单一层，但是第一栅间隔物140不限于此，而是可以形成为多层结构。

例如，第一栅间隔物140可以包括硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)和其组合中的至少一种。

在一些实施方式中，第一栅间隔物140可以用作用于形成自对准接触的引导。为了这个目的，第一栅间隔物140可以包括关于如下描述的层间绝缘膜190具有蚀刻选择性的材料。

第一沟槽140t可以由第一栅间隔物140限定。例如，第一沟槽140t的侧壁可以由第一栅间隔物140限定，并且其底表面可以由基板100的上表面限定。

层间绝缘膜190可以形成在基板100上。层间绝缘膜190可以围绕限定第一沟槽140t的第一栅间隔物140的外侧壁。层间绝缘膜190可以包括第一沟槽140t。

层间绝缘膜190可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料。例如，低k电介质材料可以包括，但是不限于此，可流动的氧化物(fox)、聚硅氮烷、未掺杂的石英玻璃(usg)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、等离子体增强的正硅酸乙酯(peteos)、氟硅酸盐玻璃(fsg)、碳掺杂的硅氧化物(cdo)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(osg)、聚对二甲苯、二苯并环丁烯(bcb)、silk、聚酰亚胺和/或多孔聚合物材料。

层间绝缘膜190可以如图1所示地形成为单一层，但是层间绝缘膜190不限于此。层间绝缘膜190可以形成多层结构。在一些实施方式中，层间绝缘膜190的至少一部分可以包括诸如硅和/或锗的杂质。

第一栅绝缘膜135可以形成在基板100上。第一栅绝缘膜135可以沿第一沟槽140t的侧壁和底表面形成。

第一栅绝缘膜135可以包括在基板100上顺序层叠的第一界面层136和第一高-k绝缘膜137。

第一界面层136可以形成在基板100上。第一界面层136可以形成在第一沟槽140t的底表面上。

第一界面层136可以如图1所示地不形成在第一沟槽140t的侧壁上，但是不限于此。在一些实施方式中，根据形成第一界面层136的方法，第一界面层136可以形成在第一沟槽140t的侧壁上以及第一沟槽140t的底表面上。

第一界面层136可以包括例如硅氧化物，但是不限于此。第一界面层136可以包括除硅氧化物以外的取决于基板100和第一高-k绝缘膜137中包括的材料的材料。

第一高-k绝缘膜137可以形成在第一界面层136上。第一高-k绝缘膜137可以沿第一沟槽140t的底表面和侧壁形成。在一些实施方式中，第一高-k绝缘膜137可以如图1所示地沿第一沟槽140t的底表面和侧壁共形地形成。

在一些实施方式中，第一高-k绝缘膜137可以包括金属氧化物。例如，第一高k绝缘膜137可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铌酸铅锌。

在一些实施方式中，第一高-k绝缘膜137可以包括以上描述的金属材料的氮化物(例如，铪氮化物)和/或以上描述的金属材料的氮氧化物(例如，铪氮氧化物)，但是不限于此。

第一栅电极结构mg1可以形成在第一栅绝缘膜135上。第一栅电极结构mg1可以在第一沟槽140t中。在一些实施方式中，第一栅电极结构mg1可以填充第一沟槽140t。第一栅电极结构mg1的上表面可以与层间绝缘膜190的上表面共面。

第一下导电膜120可以形成在第一栅绝缘膜135上。第一下导电膜120可以沿第一沟槽140t的侧壁和底表面形成。换言之，第一下导电膜120可以沿第一栅绝缘膜135的轮廓形成。在一些实施方式中，第一下导电膜120可以如图1所示地沿第一栅绝缘膜135的表面共形地形成。

第一下导电膜120可以包括例如钛氮化物(tin)、钽碳化物(tac)、钽氮化物(tan)、钛硅氮化物(tisin)、钽硅氮化物(tasin)、钽钛氮化物(tatin)、钛铝氮化物(tialn)、钽铝氮化物(taaln)和其组合中的至少一种。在一些实施方式中，第一下导电膜120可以包括上述材料的氧化形式。第一下导电膜120可以是上述材料的单一膜或膜叠层。在一些实施方式中，第一下导电膜120可以包括第一阻挡金属层。第一阻挡金属层可以包括例如钛氮化物(tin)、钽碳化物(tac)、钽氮化物(tan)、钛硅氮化物(tisin)、钽硅氮化物(tasin)、钽钛氮化物(tatin)、钛铝氮化物(tialn)、钽铝氮化物(taaln)和/或其氧化材料(例如，钛氮氧化物、钽氮氧化物)。将理解，“阻挡金属层”指的是减少或可能阻挡金属从栅电极的上部分到栅电极的下部分(例如，栅绝缘膜)或基板扩散的层。

第一插入绝缘膜130可以形成在第一下导电膜120上。第一插入绝缘膜130可以沿第一沟槽140t的侧壁和底表面形成。第一插入绝缘膜130可以沿第一下导电膜120的轮廓形成。在一些实施方式中，第一插入绝缘膜130可以如图1所示地沿第一下导电膜120的表面共形地形成。在一些实施方式中，第一插入绝缘膜130可以直接接触第一下导电膜120。在一些实施方式中，第一插入绝缘膜130可以直接接触第一下导电膜120的第一阻挡金属层。

第一插入绝缘膜130可以形成为与第一栅绝缘膜135间隔开。也就是，由于第一下导电膜120插置在第一插入绝缘膜130和第一栅绝缘膜135之间，所以彼此面对的第一插入绝缘膜130的表面和第一栅绝缘膜135的表面在第一沟槽140t的底表面上彼此不接触。

第一插入绝缘膜130可以包括半导体材料的氧化物、氮氧化物和氮化物中的至少一种。第一插入绝缘膜130可以包括例如硅氧化物、硅氮氧化物、硅氮化物和锗氧化物中的至少一种。

在一些实施方式中，第一插入绝缘膜130可以用作在热处理工艺期间的盖层，该热处理工艺可以被执行以去除在第一高-k绝缘膜137中的缺陷。在一些实施方式中，在第一上导电膜125的形成期间，第一插入绝缘膜130也可以用作蚀刻停止层。

以下描述将基于第一插入绝缘膜130是硅氧化物膜的条件进行。

第一上导电膜125可以形成在第一插入绝缘膜130上。第一上导电膜125可以沿第一沟槽140t的侧壁和底表面形成。换言之，第一上导电膜125可以沿第一插入绝缘膜130的轮廓形成。

第一上导电膜125可以包括金属、金属氮化物、金属碳化物等，而且可以包括例如tin、wn、ru、tial、tialn、tialc-n、tan、tialc、tic、tac、tacn、tasin、w、al、cu、co、ti、ta、ni、pt、ni-pt、nb、nbn、nbc、mo、mon、moc、wc、ru、rh、pd、ir、os、ag、au、zn、v、fe、cr、cd和其组合中的至少一种。

第一上导电膜125可以包括导电金属氧化物、导电金属氮氧化物等等，或上述材料的氧化形式。第一上导电膜125可以是上述材料的单一膜或膜叠层。

第一插入绝缘膜130可以包括绝缘材料。第一插入绝缘膜130可具有对半导体器件的阈值电压没有大影响的厚度。在一些实施方式中，第一插入绝缘膜130可具有允许功函数的控制的厚度。

第一栅电极结构mg1可具有其中具有导电性的第一下导电膜120、具有绝缘性能的第一插入绝缘膜130和具有导电性的第一上导电膜125顺序层叠的结构。

如图1所示，具有绝缘性能的第一栅绝缘膜135、具有导电性的第一下导电膜120、具有绝缘性能的第一插入绝缘膜130以及具有导电性的第一上导电膜125可以顺序地形成在基板100的上表面上。也就是，一个或更多绝缘膜以及一个或更多导电膜可以交替地层叠在基板100上。

第一下导电膜120的厚度可以与第一上导电膜125的厚度不同。例如，第一下导电膜120的厚度可以小于第一上导电膜125的厚度。

考虑到第一栅电极结构mg1的形成工艺，如图1所示，在第一沟槽140t的侧壁上的第一上导电膜125的厚度t21可以大于在第一沟槽140t的侧壁上的第一下导电膜120的厚度t11。在这种情形下，在第一沟槽140t的侧壁上的第一上导电膜125的厚度t21可以在第一插入绝缘膜130上是填充第一沟槽140t的第一上导电膜125的宽度的一半。

第一源/漏区145可以与第一栅电极结构mg1相邻地形成。

第一源/漏区145可以是形成在基板100中的杂质区，如示出的，但是不限于此。第一源/漏区145可以包括形成在基板100上或中的外延层。

此外，第一源/漏区145可以是具有从基板100的上表面突出的上表面的突出源/漏区。

图2是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图1的描述的差异进行。

参考图2，在根据一些示例实施方式的半导体器件中，第一栅电极结构mg1还可以包括第一半导体衬层132。

第一半导体衬层132可以形成在第一下导电膜120和第一上导电膜125之间。第一半导体衬层132可以形成在第一栅绝缘膜135和第一插入绝缘膜130之间。更具体而言，第一半导体衬层132可以形成在第一插入绝缘膜130和第一下导电膜120之间。

第一半导体衬层132可以形成在第一下导电膜120上。第一半导体衬层132可以沿第一沟槽140t的侧壁和底表面形成。第一半导体衬层132可以沿第一下导电膜120的轮廓形成。在一些实施方式中，第一半导体衬层132可以如图2所示地沿第一下导电膜120的表面共形地形成。在一些实施方式中，第一半导体衬层132直接接触第一下导电膜120。在一些实施方式中，第一半导体衬层132可以直接接触第一下导电膜120的第一阻挡材料层。

第一半导体衬层132和第一插入绝缘膜130可以在第一下导电膜120上沿第一下导电膜120的轮廓形成。

第一半导体衬层132可以形成为与第一栅绝缘膜135间隔开。由于第一下导电膜120插置在第一半导体衬层132和第一栅绝缘膜135之间，所以彼此面对的第一半导体衬层132的表面和第一栅绝缘膜135的表面在第一沟槽140t的底部彼此不接触。

第一半导体衬层132可以包括半导体材料。第一半导体衬层132可以包括例如硅膜、硅锗膜和锗膜中的至少一种。

在第一半导体衬层132上的第一插入绝缘膜130可以包括第一半导体衬层132的氧化物、氮氧化物或氮化物。

以下描述将基于第一半导体衬层132是硅膜的条件进行。

图3是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图1的描述的差异进行。

参考图3，根据一些示例实施方式的半导体器件还可以包括盖图案150。

第一栅电极结构mg1可以填充第一沟槽140t的下部分。例如，第一上导电膜125的上表面可以比层间绝缘膜190的上表面低。

盖图案150可以形成在第一栅电极结构mg1和第一栅绝缘膜135上。换言之，盖图案150可以形成在第一下导电膜120和第一上导电膜125上。

盖图案150可以通过填充第一沟槽140t的上部分而形成。

因为盖图案150通过填充第一沟槽140t的上部分形成，所以盖图案150的上表面可以与第一栅间隔物140的上表面和层间绝缘膜190的上表面共面。

在一些实施方式中，盖图案150可以作用为用于形成自对准接触的引导，因而，盖图案150可以包括关于层间绝缘膜190具有蚀刻选择性的材料。盖图案150可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅碳氮化物(sicn)、硅氧碳氮化物(siocn)和其组合中的至少一种。

在一些实施方式中，与图3所示不同，第一栅绝缘膜135可以在第一栅间隔物140和盖图案150之间延伸。也就是，第一栅绝缘膜135的一部分可以在彼此面对的第一栅间隔物140的内侧壁和盖图案150的侧壁之间延伸。

图4是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图1的描述的差异进行。

参考图4，根据一些示例实施方式的半导体器件还可以包括在第一栅电极结构mg1和基板100之间的第一沟道层115。

第一沟道层115可以形成在基板100和第一栅绝缘膜135之间。第一沟道层115可以形成在基板100上。

第一沟道层115可以包括与基板100中包括的材料不同的材料。例如，第一沟道层115可以包括具有与基板100的晶格常数不同的晶格常数的材料。

当基板100是硅基板时，第一沟道层115可以包括具有比硅的晶格常数大的晶格常数的硅锗。

在一些实施方式中，基板100可以包括硅锗，并且第一沟道层115可以包括具有比基板100中包括的硅锗的晶格常数大的晶格常数的硅锗或锗。在一些实施方式中，第一沟道层115可以包括具有比基板100包括的硅锗的晶格常数小的晶格常数的硅。

图5是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图1的描述的差异进行。

参考图5，第一高-k绝缘膜137可以不包括在第一栅电极结构mg1和第一栅间隔物140之间延伸的部分。

此外，在第一栅电极结构mg1中，第一下导电膜120和第一插入绝缘膜130可以不包括沿第一栅间隔物140的内侧壁延伸的部分。

例如，第一下导电膜120的厚度t12可以小于第一上导电膜125的厚度t22。在基板100的上表面上的第一上导电膜125的厚度t22可以大于在基板100的上表面上的第一下导电膜120的厚度t12。

图6是根据一些示例实施方式的半导体器件的布局。图7是沿图6中的线a-a截取的截面图。图8是沿图6中的线b-b截取的截面图。为了描述的方便，以下描述将基于与关于图1的描述的差异进行。

参考图6至8，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第一栅电极结构mg1、第一栅间隔物140和第一栅绝缘膜135。将理解，第一鳍型图案110指的是鳍形有源区。

第一鳍型图案110可以从基板100突出。由于场绝缘膜105可以在第一鳍型图案110的下部分的侧表面上，所以第一鳍型图案110可以突出超过形成于基板100上的场绝缘膜105。在一些实施方式中，场绝缘膜105可以如图7所示地暴露第一鳍型图案110的上部分。

在场绝缘膜105中的第一鳍型图案110具有随着它远离基板100的上表面而减小的宽度。这样的结构可以减小半导体器件的漏电流。

第一鳍型图案110可以在第一方向x1上延伸。第一鳍型图案110可以是基板100的一部分，并且可以包括自基板100生长的外延层。

第一鳍型图案110可以包括例如元素半导体材料，诸如硅或锗。此外，第一鳍型图案110可以包括诸如化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。

具体地，例如，在iv-iv族化合物半导体的情况下，第一鳍型图案可以包括包含碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种的二元或三元化合物，或用iv族元素掺杂的上述二元或三元化合物。

例如，在iii-v族化合物半导体的情况下，第一鳍型图案110可以是由从铝(al)、镓(ga)和铟(in)中选择的至少一个iii族元素和从磷(p)、砷(as)和锑(sb)中选择的至少一个v族元素组成的二元、三元或四元化合物。

第一栅间隔物140可以形成在从场绝缘膜105突出的第一鳍型图案110上。第一栅间隔物140可以在第二方向y1上延伸，并可以交叉第一鳍型图案110。

由于第一沟槽140t由第一栅间隔物140限定，所以它可以沿第二方向y1延伸。

第一栅绝缘膜135可以形成在场绝缘膜105和第一鳍型图案110上。第一栅绝缘膜135可以沿场绝缘膜105的上表面和第一鳍型图案110的轮廓形成。

第一界面层136可以形成在第一鳍型图案110上。第一界面层136可以沿着由场绝缘膜105暴露的第一鳍型图案110的轮廓形成。

在一些实施方式中，第一界面层136可以如图7所示地没有形成在场绝缘膜105的上表面上，但是不限于此。在一些实施方式中，根据形成第一界面层136的方法，第一界面层136也可以沿场绝缘膜105的上表面形成。

第一高-k绝缘膜137可以沿第一鳍型图案110的轮廓和场绝缘膜105的上表面形成在第一界面层136上。

第一栅电极结构mg1可以形成在第一栅绝缘膜135上，并可以交叉第一鳍型图案110。也就是，第一下导电膜120、第一插入绝缘膜130和第一上导电膜125的每个可以交叉第一鳍型图案110。

第一下导电膜120可以沿着第一高-k绝缘膜137的轮廓形成在第一栅绝缘膜135上。在一些实施方式中，第一下导电膜120可以包括第一阻挡金属层。

第一插入绝缘膜130可以沿第一下导电膜120的轮廓并在第一下导电膜120上形成。第一插入绝缘膜130可以沿第一高-k绝缘膜137的轮廓形成。第一下导电膜120可以形成在第一插入绝缘膜130和第一高-k绝缘膜137之间。在一些实施方式中，第一插入绝缘膜130可以直接接触第一下导电膜120。在一些实施方式中，第一插入绝缘膜130可以直接接触第一下导电膜120的第一阻挡金属层。

第一插入绝缘膜130可以形成为与第一栅绝缘膜135(例如，第一高-k绝缘膜137)间隔开。第一插入绝缘膜130可以包括沿从场绝缘膜105的上表面突出的第一鳍型图案110的轮廓形成的部分以及沿场绝缘膜105的上表面延伸的部分。

当第一界面层136和第一插入绝缘膜130包括硅氧化物时，第一高-k绝缘膜137和第一下导电膜120可以设置在彼此间隔开的硅氧化物膜之间。第一高-k绝缘膜137和第一下导电膜120可以沿第一鳍型图案110的轮廓以及场绝缘膜105的上表面在第一界面层136和第一插入绝缘膜130之间延伸。

第一上导电膜125可以形成在第一插入绝缘膜130上。

第一源/漏区145可以形成在第一鳍型图案110内。第一源/漏区145可以包括在第一鳍型图案110内或上形成的外延层。

图9是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图6至8的描述的差异进行。图9是沿图6中的线a-a截取的截面图。

参考图9，关于根据一些示例实施方式的半导体器件，第一栅电极结构mg1还可以包括沿第一鳍型图案110的轮廓和场绝缘膜105的上表面延伸的第一半导体衬层132。

第一半导体衬层132可以形成在第一下导电膜120和第一上导电膜125之间。第一半导体衬层132可以形成在第一栅绝缘膜135和第一插入绝缘膜130之间。

图10是示出根据一些示例实施方式的半导体器件的视图。

参考图10，根据一些示例实施方式的半导体器件可以包括第二栅间隔物240、第二沟槽240t、第二栅绝缘膜235、第二栅电极结构mg2、第三栅间隔物340、第三沟槽340t、第三栅绝缘膜335和第三栅电极结构mg3。

基板100可以包括第一区域i和第二区域ii。第一区域i和第二区域ii可以彼此间隔开或可以彼此连接。

在一些实施方式中，pmos可以形成在第一区域i中，nmos可以形成在第二区域ii中。在一些实施方式中，nmos可以形成在第一区域i中，pmos可以形成在第二区域ii中。

第二栅间隔物240可以形成在基板100的第一区域i上。第三栅间隔物340可以形成在基板100的第二区域ii上。

第二沟槽240t可以由第二栅间隔物240限定。第三沟槽340t可以由第三栅间隔物340限定。

层间绝缘膜190可以围绕第二栅间隔物240的外侧壁和第三栅间隔物340的外侧壁。层间绝缘膜190可以包括第二沟槽240t和第三沟槽340t。

第二栅绝缘膜235可以沿第二沟槽240t的侧壁和底表面形成。第二栅绝缘膜235可以包括在基板100上顺序层叠的第二界面层236和第二高-k绝缘膜237。

第三栅绝缘膜335可以沿第三沟槽340t的侧壁和底表面形成。第三栅绝缘膜335可以包括在基板100上顺序层叠的第三界面层336和第三高-k绝缘膜337。

第二界面层236和第三界面层336可以分别形成在第二沟槽240t的底表面上和第三沟槽340t的底表面上。第二高-k绝缘膜237可以形成在第二沟槽240t的侧壁和底表面上，第三高-k绝缘膜337可以形成在第三沟槽340t的侧壁和底表面上。

第二栅电极结构mg2可以形成在第二栅绝缘膜235上而且可以在第二沟槽240t内。在一些实施方式中，第二栅电极结构mg2可以填充第二沟槽240t。

第二栅电极结构mg2可以包括在第二栅绝缘膜235上顺序层叠的第二下导电膜220、第二插入绝缘膜230和第二上导电膜225。第二插入绝缘膜230可以设置在第二下导电膜220和第二上导电膜225之间。

第二下导电膜220可以沿第二栅绝缘膜235的轮廓形成在第二栅绝缘膜235上。第二下导电膜220可以沿第二沟槽240t的侧壁和底表面形成。第二下导电膜220可以包括第二阻挡金属层。

第二插入绝缘膜230可以形成在第二下导电膜220上。第二插入绝缘膜230可以沿第二沟槽240t的侧壁和底表面形成。第二插入绝缘膜230可以与第二栅绝缘膜235间隔开。在一些实施方式中，第二插入绝缘膜230可以直接接触第二下导电膜220。在一些实施方式中，第二插入绝缘膜230可以直接接触第二下导电膜220的第二阻挡金属层。

第二上导电膜225可以形成在第二插入绝缘膜230上。第二上导电膜225可以沿第二沟槽240t的侧壁和底表面形成。

第三栅电极结构mg3可以形成在第三栅绝缘膜335上而且可以在第三沟槽340t中。在一些实施方式中，第三栅电极结构mg3可以填充第三沟槽340t。

第三栅电极结构mg3可以包括顺序层叠在第三栅绝缘膜335上的第三下导电膜320、第三插入绝缘膜330和第三上导电膜325。第三插入绝缘膜330可以设置在第三下导电膜320和第三上导电膜325之间。

第三下导电膜320可以形成在第三栅绝缘膜335上。第三下导电膜320可以沿第三沟槽340t的侧壁和底表面形成。在一些实施方式中，第三下导电膜320可以包括第三阻挡金属层。

第三插入绝缘膜330可以形成在第三下导电膜320上。第三插入绝缘膜330可以沿第三沟槽340t的侧壁和底表面形成。第三插入绝缘膜330可以形成为与第三栅绝缘膜335间隔开。在一些实施方式中，第三插入绝缘膜330可以直接接触第三下导电膜320。在一些实施方式中，第三插入绝缘膜330可以直接接触第三下导电膜320的第三阻挡金属层。

第二插入绝缘膜230和第三插入绝缘膜330的每个可以包括例如硅氧化物、硅氮氧化物、硅氮化物和锗氧化物中的至少一种。

第三上导电膜325可以形成在第三插入绝缘膜330上。第三上导电膜325可以沿第三沟槽340t的侧壁和底表面形成。

第二源/漏区245可以邻近第二栅电极结构mg2形成，第三源/漏区345可以邻近第三栅电极结构mg3形成。

图11是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图10的描述的差异进行。

参考图11，第三栅电极结构mg3可以不包括在第三下导电膜320和第三上导电膜325之间的插入绝缘膜。

也就是，第三栅电极结构mg3可具有在其中包含绝缘材料的插入膜没有形成在第三下导电膜320和第三上导电膜325之间的结构。

然而，第二栅电极结构mg2可以包括形成在第二下导电膜220和第二上导电膜225之间的第二插入绝缘膜230。

在这种情形下，第二下导电膜220的厚度可以基本上等于第三下导电膜320的厚度。

然而，第三栅电极结构mg3不包括插入绝缘膜。因此，如果第二沟槽240t的宽度基本上等于第三沟槽340t的宽度，则在第三沟槽340t的侧壁上的第三上导电膜325的厚度可以大于在第二沟槽240t的侧壁上的第二上导电膜225的厚度。

图12是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图10的描述的差异进行。

参考图12，根据一些示例实施方式的半导体器件还可以包括在第二栅电极结构mg2和基板100之间的第二沟道层215。

第二沟道层215可以形成在基板100和第二栅绝缘膜235之间。第二沟道层215可以形成在基板100的上表面上。

第二沟道层215可以包括具有与基板100的晶格常数不同的晶格常数的材料。在一些实施方式中，pmos可以形成在第一区域i中，基板100可以是硅基板，并且第二沟道层215可以包括硅锗。

在一些实施方式中，沟道层可以不形成在第二区域ii中，如图12所示。

也就是，包括具有与基板100的晶格常数不同的晶格常数的材料的沟道层可以形成在第一区域i和第二区域ii二者中。

当基板100包含硅锗时，pmos形成在第一区域i中以及nmos形成在第二区域ii中，在第一区域i中形成的沟道层可以包括具有比基板100的晶格常数大的晶格常数的材料，以及在第二区域ii中形成的沟道层可以包括具有比基板100的晶格常数小的晶格常数的材料。

在一些实施方式中，在第一区域i和第二区域ii中形成的沟道层可以包括具有与基板100的硅锗的锗浓度不同的锗浓度的硅锗。

图13是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图10的描述的差异进行。

参考图13，第二栅电极结构mg2还可以包括第二半导体衬层232，以及第三栅电极结构mg3还可以包括第三半导体衬层332。

第二半导体衬层232可以形成在第二下导电膜220和第二上导电膜225之间。第二半导体衬层232可以形成在第二栅绝缘膜235和第二插入绝缘膜230之间。第二半导体衬层232可以形成在第二插入绝缘膜230和第二下导电膜220之间。

第二半导体衬层232可以形成在第二下导电膜220上。第二半导体衬层232可以沿第二沟槽240t的侧壁和底表面形成。在一些实施方式中，第二半导体衬层232可以直接接触第二下导电膜220。在一些实施方式中，第二半导体衬层232可以直接接触第二下导电膜220的第二阻挡金属层。

第三半导体衬层332可以形成在第三下导电膜320和第三上导电膜325之间。第三半导体衬层332可以形成在第三栅绝缘膜335和第三插入绝缘膜330之间。第三半导体衬层332可以形成在第三插入绝缘膜330和第三下导电膜320之间。

第三半导体衬层332可以形成在第三下导电膜320上。第三半导体衬层332可以沿第三沟槽340t的侧壁和底表面形成。在一些实施方式中，第三半导体衬层332可以直接接触第三下导电膜320。在一些实施方式中，第三半导体衬层332可以直接接触第三下导电膜320的第三阻挡金属层。

第二半导体衬层232可以形成为与第二栅绝缘膜235间隔开，并且第三半导体衬层332可以形成为与第三栅绝缘膜335间隔开。第二半导体衬层232可以不接触第二栅绝缘膜235，并且第三半导体衬层332可以不接触第三栅绝缘膜335。

在一些实施方式中，第二半导体衬层232和第三半导体衬层332的每个可以包括半导体材料。第二半导体衬层232和第三半导体衬层332的每个可以包括例如硅膜、硅锗膜和锗膜中的至少一种。

图14是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图13的描述的差异进行。

参考图14，第三栅电极结构mg3可以不包括在第三下导电膜320和第三上导电膜325之间的插入绝缘膜。

也就是，第三栅电极结构mg3可具有在其中第三下导电膜320、第三半导体衬层332和第三上导电膜325顺序层叠在基板100上的结构。第三半导体衬层332可以形成在第三下导电膜320和第三上导电膜325之间，而插入绝缘膜可以不在其间形成。

图15是示出根据一些示例实施方式的半导体器件的视图。为了描述的方便，以下描述将基于与关于图13的描述的差异进行。

参考图15，在根据一些示例实施方式的半导体器件中，第三栅电极结构mg3可以在第三下导电膜320和第三上导电膜325之间既不包括插入绝缘膜也不包括半导体衬层。

也就是，第三栅电极结构mg3可具有在其中既没有包括绝缘材料的插入膜也没有包括半导体材料的衬层形成在第三下导电膜320和第三上导电膜325之间的结构。

图16是根据一些示例实施方式的半导体器件的布局。图17是沿图16的线c-c和e-e截取的截面图。图18是沿图16的线d-d和f-f截取的截面图。为了描述的方便，以下描述将基于与关于图10的描述的差异进行。

参考图16至18，根据一些示例实施方式的半导体器件可以包括第二鳍型图案210和第三鳍型图案310。

第二鳍型图案210可以从基板100的第一区域i突出。第三鳍型图案310从基板100的第二区域ii突出。

因为场绝缘膜105在第二鳍型图案210和第三鳍型图案310的下部分上，所以第二鳍型图案210和第三鳍型图案310可以从形成在基板100上的场绝缘膜105的上表面突出。场绝缘膜105可以暴露第二鳍型图案210和第三鳍型图案310的上部分。

第二鳍型图案210可以在第三方向x2上延伸。第三鳍型图案310可以在第五方向x3上延伸。

第二栅电极结构mg2可以在第四方向y2上延伸。第二栅电极结构mg2可以形成在第二栅绝缘膜235上，而且可以交叉第二鳍型图案210。第二下导电膜220、第二插入绝缘膜230和第二上导电膜225的每个可以交叉第二鳍型图案210。

第三栅电极结构mg3可以在第六方向y3上延伸。第三栅电极结构mg3可以形成在第三栅绝缘膜335上，而且可以交叉第三鳍型图案310。第三下导电膜320、第三插入绝缘膜330和第三上导电膜325的每个可以交叉第三鳍型图案310。

第二栅电极结构mg2和第三栅电极结构mg3基本上类似于参考图6至8描述的第一栅电极结构mg1。此外，关于第二栅绝缘膜235和第三栅绝缘膜335的描述基本上类似于关于图6至8的第一栅绝缘膜135的描述。

图19是示出根据一些示例实施方式的半导体器件的电路图。图20是图19的半导体器件的布局。

参考图19，半导体器件可以包含在电源节点vcc和接地节点vss之间并联地连接到彼此的一对逆变器inv1和inv2以及分别连接到逆变器inv1和inv2的输出节点的第一传输晶体管ps1和第二传输晶体管ps2。第一传输晶体管ps1和第二传输晶体管ps2可以分别连接到位线bl和补充位线/bl。第一传输晶体管ps1和第二传输晶体管ps2的栅极可以连接到字线wl。

第一逆变器inv1包括串联连接的第一上拉晶体管pu1和第一下拉晶体管pd1，第二逆变器inv2包括串联连接的第二上拉晶体管pu2和第二下拉晶体管pd2。第一上拉晶体管pu1和第二上拉晶体管pu2可以是pfet晶体管，第一下拉晶体管pd1和第二下拉晶体管pd2可以是nfet晶体管。

此外，为了使第一逆变器inv1和第二逆变器inv2组成一个闩锁电路，第一逆变器inv1的输入节点可以连接到第二逆变器inv2的输出节点，第二逆变器inv2的输入节点可以连接到第一逆变器inv1的输出节点。

参考图19和20，互相间隔开的第一有源区410、第二有源区420、第三有源区430和第四有源区440可以形成为在第一方向(例如，图20的竖直方向)上延伸。第二有源区420和第三有源区430可以比第一有源区410和第四有源区440短。

此外，第一栅线451、第二栅线452、第三栅线453和第四栅线454可以形成为在不同于第一方向的第二方向(例如，图20的水平方向)上延伸而且可以交叉第一有源区410至第四有源区440。

具体地，第一栅线451可以完全交叉第一有源区410和第二有源区420，而且可以部分地交叠第三有源区430的一端部。第三栅线453可以完全交叉第四有源区440和第三有源区330，而且可以部分地交叠第二有源区420的一端部。第二栅线452和第四栅线454可以形成为分别交叉第一有源区410和第四有源区440。

如图20所示，第一上拉晶体管pu1可以靠近在第一栅线451和第二有源区420之间的重叠区限定，第一下拉晶体管pd1可以靠近在第一栅线451和第一有源区410之间的重叠区限定，第一传输晶体管ps1可以靠近在第二栅线452和第一有源区410之间的重叠区限定。

第二上拉晶体管pu2可以靠近在第三栅线453和第三有源区430之间的重叠区限定，第二下拉晶体管pd2可以靠近在第三栅线453和第四有源区440之间的重叠区限定，第二传输晶体管ps2可以靠近在第四栅线454和第四有源区440之间的重叠区限定。

尽管没有明确显示，但是源极/漏极可以形成在第一至第四栅线451至454和第一至第四有源区410、420、430和440之间的相应重叠区的两侧，而且多个接触450也可以形成在该重叠区附近。

除此之外，第一共用接触461将第二有源区420、第三栅线453和布线471相互连接。第二共用接触462将第三有源区430、第一栅线451和布线472相互连接。

根据一些示例实施方式的半导体器件的至少之一可以如图19和20所示地被包括在sram中。

图21至26是示出根据一些示例实施方式的制造半导体器件的方法的视图。

图21至26示出在包括两个区域(例如图21中的第一区域i和第二区域ii)的基板上制造半导体器件的工艺。

参考图21，第一虚设栅绝缘膜235p和第一虚设栅电极221可以形成为使得它们顺序地层叠在基板100的第一区域i上。此外，第二虚设栅绝缘膜335p和第二虚设栅电极321可以形成为使得它们顺序地层叠在基板100的第二区域ii上。

第一虚设栅绝缘膜235p和第二虚设栅绝缘膜335p可以包括例如硅氧化物、硅氮氧化物以及其组合的至少之一。第一虚设栅电极221和第二虚设栅电极321的每个可以包括例如硅，而且更具体地，多晶硅(多晶si)、非晶硅(a-si)和其组合中的一种。第一虚设栅电极221和第二虚设栅电极321可以用杂质掺杂或不掺杂。

第二栅间隔物240可以形成在第一虚设栅电极221的侧壁上，以及第三栅间隔物340可以形成在第二虚设栅电极321的侧壁上。

在第二栅间隔物240和第三栅间隔物340形成之后，分别地，第二源/漏区245可以邻近第一虚设栅电极221形成而且第三源/漏区345可以邻近第二虚设栅电极321形成。

层间绝缘膜190可以形成在基板100上使得它覆盖第一虚设栅电极221和第二虚设栅电极321。

层间绝缘膜190可以被平坦化以暴露第一虚设栅电极221的上表面、第二虚设栅电极321的上表面、第二栅间隔物240和第三栅间隔物340。

参考图22，可以去除第一虚设栅电极221和第二虚设栅电极321。在去除第一虚设栅电极221和第二虚设栅电极321之后，可以去除第一虚设栅绝缘膜235p和第二虚设栅绝缘膜335p以形成第二沟槽240t和第三沟槽340t。第二沟槽240t和第三沟槽340t可以暴露基板100的上表面。

层间绝缘膜190可以包括由第二栅间隔物240限定的第二沟槽240t和由第三栅间隔物340限定的第三沟槽340t。

第一虚设栅电极221和第二虚设栅电极321可以用湿法工艺和/或干法工艺被去除。在一些实施方式中，使用湿蚀刻工艺，而且第一虚设栅电极221和第二虚设栅电极321可以通过将它们暴露至在足够温度的含氢氧化物源的水溶液达足够的时间而被基本上去除。氢氧化物源可以包括铵氢氧化物或四烷基铵氢氧化物，例如四甲基铵氢氧化物(tmah)，但是不限于此。

在一些实施方式中，第一虚设栅绝缘膜235p和第二虚设栅绝缘膜335p可以通过湿蚀刻工艺和/或干蚀刻工艺被去除。蚀刻溶液或蚀刻气体可以根据第一虚设栅绝缘膜235p和第二虚设栅绝缘膜335p的材料改变。

参考图23，第二栅绝缘膜235和第三栅绝缘膜335可以形成在基板100上。第二栅绝缘膜235可以形成在第二沟槽240t的侧壁和/或底表面上，以及第三栅绝缘膜335可以形成在第三沟槽340t的侧壁和/或底表面上。

第二界面层236可以形成在第二沟槽240t的底表面上，以及第三界面层336可以形成在第三沟槽340t的底表面上。当基板100包括硅时，第二界面层236和第三界面层336的每个可以包括硅氧化物膜。

第二高-k绝缘膜237可以形成在第二界面层236上。第二高-k绝缘膜237可以形成在第二沟槽240t的侧壁和底表面上。第二高-k绝缘膜237也可以形成在层间绝缘膜190的上表面上。

第三高-k绝缘膜337可以形成在第三界面层336上。第三高-k绝缘膜337可以形成在第三沟槽340t的侧壁和底表面上。第三高-k绝缘膜337也可以形成在层间绝缘膜190的上表面上。

第二下导电膜220可以形成在第二栅绝缘膜235上，以及第三下导电膜320可以形成在第三栅绝缘膜335上。

参考图23，第二下导电膜220可以不仅形成在第二沟槽240t的侧壁和底表面上，而且形成在层间绝缘膜190的上表面上。第三下导电膜320可以不仅形成在沟槽340t的侧壁和底表面上形成，而且形成在层间绝缘膜190的上表面上。

在一些实施方式中，第二下导电膜220可以包括第二阻挡金属层，第三下导电膜320可以包括第三阻挡金属层。第二和第三阻挡金属层的每个可以包括例如钛氮化物(tin)、钽碳化物(tac)、钽氮化物(tan)、钛硅氮化物(tisin)、钽硅氮化物(tasin)、钽钛氮化物(tatin)、钛铝氮化物(tialn)、钽铝氮化物(taaln)和/或其氧化材料(例如钛氮氧化物、钽氮氧化物)。

第一半导体膜231可以形成在第二下导电膜220上以及第二半导体膜331可以形成在第三下导电膜320上。在一些实施方式中，第一半导体膜231可以直接接触第二下导电膜220的第二阻挡金属层，第二半导体膜331可以直接接触第三下导电膜320的第三阻挡金属层。

第一半导体膜231可以不仅形成在第二沟槽240t的侧壁和底表面上，而且形成在层间绝缘膜190的上表面上。第二半导体膜331可以不仅形成在第三沟槽340t的侧壁和底表面上，而且形成在层间绝缘膜190的上表面上。

第一半导体膜231和第二半导体膜331可以包括例如硅膜、硅锗膜和锗膜中的至少一种。

在一些实施方式中，第二下导电膜220和第一半导体膜231可以原位地形成，第三下导电膜320和第二半导体膜331可以原位地形成。将理解，“在基板上原位地形成膜a和膜b”(或类似语言)意指膜a和膜b在设备的一个腔室中的基板上被形成而不用传送该基板离开该腔室，或膜a和膜b在一个设备中的基板上被形成而不用传送该基板离开该设备，使得在形成膜a和膜b时基板不暴露于氧。因此，还将理解，在一些实施方式中，“在基板上原位地形成膜a和膜b”(或类似的语言)是指膜a和膜b在没有将基板暴露至氧的情况下形成。

参考图24a，在一些实施方式中，第一半导体膜231可以被氧化以形成第一预插入绝缘膜230p，第二半导体膜331可以被氧化以形成第二预插入绝缘膜330p。

在一些实施方式中，如图24b所示，仅第一半导体膜231的上部分可以被氧化以形成第一预插入绝缘膜230p，第一半导体膜231的下部分可以在氧化第一半导体膜231之后保留在第一预插入绝缘膜230p和第二下导电膜220之间。第一半导体膜231的下部分可以被称为第一预半导体衬层232p。在一些实施方式中，仅第二半导体膜331的上部分可以被氧化以形成第二预插入绝缘膜330p，第二半导体膜331的下部分可以保留在第二预插入绝缘膜330p和第三下导电膜320之间。第二半导体膜331的下部分可以被称为第二预半导体衬层332p。

参考图24a和24b，第二下导电膜220和第二栅绝缘膜235可以用第一预插入绝缘膜230p作为掩模被热处理，而且第三下导电膜320和第三栅绝缘膜335可以用第二预插入绝缘膜330p作为掩模被热处理。第二下导电膜220和第二栅绝缘膜235可以在第一预插入绝缘膜230p被暴露时被热处理，而且第三下导电膜320和第三栅绝缘膜335可以在第二预插入绝缘膜330p被暴露时被热处理。

在一些实施方式中，第一半导体膜231和第二半导体膜331的氧化以及热处理可以同时执行，但是本公开不限于此。

参考图25，第一导电膜226可以形成在第一预插入绝缘膜230p上，第二导电膜326可以形成在第二预插入绝缘膜330p上。

第一导电膜226可以不仅形成在第二沟槽240t的侧壁和底表面上，而且形成在层间绝缘膜190的上表面上。第二导电膜326可以不仅形成在第三沟槽340t的侧壁和底表面上，而且形成在层间绝缘膜190的上表面上。

第一和第二导电膜226和326可以包括关于图1描述的第一上导电膜125中包括的材料。

掩模图案2001可以形成在第一区域i上。掩模图案2001可以暴露形成在第二区域ii上的第二导电膜326。

参考图10和26，第二导电膜326可以用掩模图案2001作为蚀刻掩模被去除。

设置在第二导电膜326下面的第二预插入绝缘膜330p可以用作用于去除第二导电膜326的蚀刻停止层。如图10所示，保留在第一区域i上的第一导电膜226可以是第二上导电膜225的一部分。

形成在第一区域i上的掩模图案2001可以被去除。

第二上导电膜225的剩余部分可以形成在第一区域i的第一导电膜226上，而且第三上导电膜325可以形成在第二区域ii的第二预插入绝缘膜330p上，例如，如图10所示。

接着，为了暴露层间绝缘膜190的上表面，可以去除形成在层间绝缘膜190的上表面上的第二和第三高-k绝缘膜237和337、第二和第三下导电膜220和320、第一和第二预插入绝缘膜230p和330p以及第二和第三上导电膜225和325。

与如图26中描述的不同，在一些实施方式中，在第二导电膜326去除之后，用作蚀刻停止层的第二预插入绝缘膜330p可以被去除。

此外，再次参考图24b，在一些实施方式中，可以顺序地去除第二导电膜326和第二预插入绝缘膜330p，而且第二预半导体衬层332p可以保留在第三下导电膜320上。在一些实施方式中，第二预半导体衬层332p也可以被去除。

图27是根据示例实施方式的包括半导体器件的芯片上系统(soc)的框图。

参考图27，soc系统1000可以包括应用处理器1001和动态随机存取存储器(dram)1060。

应用处理器1001可以包括中央处理器(cpu)1010、多媒体系统1020、多级互连总线(在下文中，“总线”，1030)、存储系统1040和外围电路(外围，1050)。

中央处理器1010可以执行soc系统1000的驱动所必需的算术操作。在一些示例实施方式中，中央处理器1010可以配置在包含多个芯的多芯环境上。

多媒体系统1020可以用于执行soc系统1000的各种多媒体功能。多媒体系统1020可以包括例如3d引擎模块、视频编解码器、显示系统、照相机系统、后处理器等。

总线1030可以用于在中央处理器1010、多媒体系统1020、存储系统1040和外围电路1050之间交换数据。在一些示例实施方式中，总线1030可具有多层结构。例如，总线1030可以是多层高级高性能总线(ahb)或多层高级可扩展接口(axi)，尽管实施方式不限于此。

存储系统1040可以提供应用处理器1001连接到外存储器(例如，dram1060)必需的环境，而且执行高速操作。在一些示例实施方式中，存储系统1040可以包括用于控制外存储器(例如，dram控制器)的分离的控制器。

外围电路1050可以提供soc系统1000具有关于外部装置(例如，主板)的无缝连接所必需的环境。因此，外围电路1050可以包括各种接口以允许与连接到soc系统1000的外部装置的兼容操作。

dram1060可以用作应用处理器1001的操作所必需的操作存储器。在一些示例实施方式中，dram1060可以布置在应用处理器1001外部，如所示的。具体地，dram1060可以与应用处理器1001封装为层叠封装(pop)型。

soc系统1000的上述组件中的至少之一可以包括根据示例实施方式的的半导体器件的至少之一。

以上公开的内容将被认为是示意性的而不是限制性的，而且权利要求意欲覆盖落入本发明构思的实质精神和范围内的所有修改、改进以及其它实施方式。因而，为了法律允许的最大程度，所述范围将由权利要求书及其等效物的最宽可允许解释确定，而不会被前述详细描述约束或限制。

本申请要求享有2015年10月30日在韩国知识产权局提交的韩国专利申请的优先权，其公开通过整体引用被合并于此。