碳化硅半导体装置及碳化硅半导体装置的制造方法与流程

本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。

背景技术：

碳化硅(sic)作为代替硅(si)的下一代的半导体材料倍受期待。在半导体材料中使用碳化硅的半导体元件(以下，称为碳化硅半导体装置)与在半导体材料中使用硅的现有的半导体元件相比，具有能够将导通状态下的元件的电阻降低到几百分之一，或者能够在更高温(200℃以上)的环境下使用等各种优点。这是由碳化硅的带隙比硅大3倍左右、击穿电场强度几乎比硅大1位数这种材料本身的特性所决定的。

作为碳化硅半导体装置，迄今为止已经有肖特基势垒二极管(sbd：schottkybarrierdiode)、平面栅极结构、沟槽栅极结构的纵向型mosfet(metaloxidesemiconductorfieldeffecttransistor：绝缘栅场效应晶体管)被产品化。

沟槽栅极结构是在形成于包括碳化硅的半导体基体(以下，称为碳化硅基体)的沟槽内埋入mos栅极(由金属-氧化膜-半导体构成的绝缘栅)，将沿着沟槽侧壁的部分作为沟道(反转层)而利用的三维结构。因此，以相同的导通电阻(ron)的元件彼此进行比较时，沟槽栅极结构与在碳化硅基体上平板状地设置了mos栅极的平面栅极结构相比，能够显著减小元件面积(芯片面积)，可以说是未来有前途的设备结构。

以沟槽栅极结构的纵向型mosfet为例对现有的碳化硅半导体装置的结构进行说明。图24是表示现有的碳化硅半导体装置的结构的截面图。图24所示的现有的碳化硅半导体装置在包括碳化硅的半导体基体(以下，称为碳化硅基体)100的正面(p型基区104侧的面)侧具备通常的沟槽栅极结构的mos栅极。碳化硅基体(半导体芯片)100是通过在包括碳化硅的n⁺型支撑基板(以下，称为n⁺型碳化硅基板)101上依次使成为n^-型漂移区102、n型电流扩散区103和p型基区104的各碳化硅层外延生长而成的。

以覆盖沟槽107的整个底面的方式在n型电流扩散区103选择性地设有第一p型区111。第一p型区111以到达n^-型漂移区102的深度被设置。另外，在n型电流扩散区103，在相邻的沟槽107之间(台面部)选择性地设有第二p型区112。第二p型区112与p型基区104接触，且以到达n^-型漂移区102的深度被设置。符号105、106、108、109、113～115分别为n⁺型源极区、p⁺⁺型接触区、栅极绝缘膜、栅极、层间绝缘膜、源极和漏极。

作为这样的沟槽栅极结构的纵向型mosfet，提出了依次使杂质浓度不同的p型半导体层外延生长而得到的具备2层结构的p型基极层的装置(例如，参照下述专利文献1(第0030段、图1)和下述专利文献2(第0060段、图9))。在下述专利文献1、2中，在构成p型基极层的各p型半导体层中，用高杂质浓度的p型半导体层抑制穿通，用低杂质浓度的p型半导体层降低导通电阻。

另外，作为这样的沟槽栅极结构的纵向型mosfet的制造方法，提出了利用向n型外延层的p型杂质的离子注入形成形成有沟道的p型基区的方法(例如，参照下述专利文献3(第0020、0021、0028段、图2、图3))。在下述专利文献3中，随着从基板正面起变深而杂质浓度变大，在预定深度成为最大杂质浓度，并且，以随着从基板正面起变深而杂质浓度降低的杂质浓度分布曲线且在产生短沟道效应的深度范围内形成p型基区。

现有技术文献

专利文献

专利文献1：日本特开2012-099601号公报

专利文献2：日本特开2015-072999号公报

专利文献3：日本特开2014-241435号公报

技术实现要素：

技术问题

然而，在上述的现有结构中，通过利用外延生长形成p型基区104，从而得到结晶性良好的沟道，利用高载流子迁移率能够进行低导通电阻化，但针对碳化硅层的外延生长的杂质浓度控制非常困难。目前的外延生长技术下的杂质浓度的偏差在以预定期间内制造(制作)的所有产品作为一个单位的产品单位(包括半导体晶片面内、制造工艺的分批处理内、分批处理间)中为±30％。在p型基区104的p型杂质浓度的偏差为±30％的情况下，存在栅极阈值电压vth的偏差变大的问题。另外，在制造(制作)沟槽栅极结构的纵向型mosfet的情况下，存在产生大量因在漏极-源极间的漏电电流(漏电流)而导致不良(以下，称为漏电不良)的不良芯片，合格率降低的问题。

本发明为了消除上述现有技术的问题，目的在于提供能够在维持低导通电阻的状态下降低栅极阈值电压的偏差，且能够降低漏电不良的碳化硅半导体装置及碳化硅半导体装置的制造方法。

技术方案

为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。在碳化硅基板的正面设有第一导电型的第一外延生长层。在上述第一外延生长层的与上述碳化硅基板侧相反的侧设有第二导电型的第二外延生长层。在上述第二外延生长层的内部选择性地设有杂质浓度比上述第二外延生长层的杂质浓度高的第二导电型的第一半导体区。在上述第二外延生长层的内部的比上述第一半导体区浅的位置选择性地设有第一导电型的第二半导体区。沟槽贯穿上述第二半导体区、上述第一半导体区和上述第二外延生长层并到达上述第一外延生长层。隔着栅极绝缘膜在上述沟槽的内部设有栅极。第一电极与上述第二半导体区和上述第二外延生长层接触。第二电极设置于碳化硅基板的背面。上述第一半导体区有沿深度方向具有杂质浓度的高低差而形成为山形的第二导电型杂质浓度分布曲线，该第二导电型杂质浓度曲线的峰的杂质浓度比第二外延层的杂质浓度高。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第二导电型杂质浓度分布曲线中，杂质浓度在上述第二外延生长层与上述第一外延生长层的交界急剧下降。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰位于比上述第二外延生长层与上述第一外延生长层的交界靠近上述第一电极侧的位置。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第一半导体区均匀地设置在与上述碳化硅基板的正面平行的方向。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，在上述第一外延生长层的内部，还具备杂质浓度比上述第一外延生长层的杂质浓度高的第一导电型的第三半导体区。上述第三半导体区与上述第二外延生长层接触，且从与上述第二外延生长层的交界起朝着上述第二电极侧到达比上述沟槽的底面更深的位置。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，还具备选择性地设置在上述第三半导体区的内部，覆盖上述沟槽的底面的第二导电型的第四半导体区。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第四半导体区在深度方向上从上述沟槽的底面贯穿上述第三半导体区。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，还具备在相邻的上述沟槽之间，以与上述第二外延生长层接触的方式设置在上述第三半导体区的内部的第二导电型的第五半导体区。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第五半导体区在深度方向上贯穿上述第三半导体区。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第二导电型杂质浓度分布曲线具有第一杂质浓度梯度、第二杂质浓度梯度。上述第一杂质浓度梯度是在上述峰以及上述第二外延生长层与上述第一外延生长层的交界之间，杂质浓度向上述第一外延生长层侧降低的杂质浓度梯度。上述第二杂质浓度梯度是杂质浓度从上述第二外延生长层与上述第一外延生长层的交界向上述第一外延生长层侧降低的杂质浓度梯度。上述第二杂质浓度梯度比上述第一杂质浓度梯度大。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第二导电型杂质浓度分布曲线中，由于上述第二杂质浓度梯度，杂质浓度在上述第二外延生长层与上述第一外延生长层的交界急剧下降。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第二导电型杂质浓度分布曲线的上述峰的杂质浓度为上述第二外延生长层的杂质浓度的2倍以上。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述栅极绝缘膜的至少沿着上述沟槽的侧壁的部分的厚度为50nm以上且100nm以下。

另外，本发明的碳化硅半导体装置的特征是，在上述发明中，上述第二导电型杂质浓度分布曲线的上述峰的杂质浓度为3×10¹⁷atoms/cm³以上且5×10¹⁷atoms/cm³以下。

另外，为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。首先，进行在碳化硅基板的正面形成第一导电型的第一外延生长层的第一工序。接下来，进行在上述第一外延生长层上形成第二导电型的第二外延生长层的第二工序。接着，进行利用离子注入，在上述第二外延生长层的内部选择性地形成杂质浓度比上述第二外延生长层的杂质浓度高的第二导电型的第一半导体区的第三工序。接下来，进行在上述第二外延生长层的内部的比上述第一半导体区浅的位置选择性地形成第一导电型的第二半导体区的第四工序。接着，进行形成贯穿上述第二半导体区、上述第一半导体区和上述第二外延生长层并到达上述第一外延生长层的沟槽的第五工序。接下来，进行形成隔着栅极绝缘膜设置于上述沟槽的内部的栅极的第六工序。接着，进行形成与上述第二半导体区和上述第二外延生长层接触的第一电极的第七工序。接下来，进行在上述碳化硅基板的背面形成第二电极的第八工序。在上述第三工序中，形成上述第一半导体区：其具有杂质浓度比上述第二外延生长层的杂质浓度高的峰且在深度方向上具有高低差的山形的第二导电型杂质浓度分布曲线。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，以形成上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰的加速电压在比离子注入面深的位置进行上述离子注入。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，还包括在上述第三工序之后且上述第四工序之前在上述第二外延生长层上形成第二导电型的第三外延生长层的工序。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，以形成上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰的加速电压在离子注入面以下的深度位置进行上述离子注入。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，以形成上述第二导电型杂质浓度分布曲线的杂质浓度的上述峰的加速电压在比上述第二外延生长层与上述第一外延生长层的交界靠近上述第一电极侧的深度位置进行上述离子注入。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，使上述第二导电型杂质浓度分布曲线的上述峰的杂质浓度为上述第二外延生长层的杂质浓度的2倍以上。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第六工序中，使上述栅极绝缘膜的至少沿着上述沟槽的侧壁的部分的厚度为50nm以上且100nm以下。

另外，本发明的碳化硅半导体装置的制造方法的特征是，在上述发明中，在上述第三工序中，上述第二导电型杂质浓度分布曲线的上述峰的杂质浓度为3×10¹⁷atoms/cm³以上且5×10¹⁷atoms/cm³以下。

发明效果

根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，能够在维持低导通电阻的状态下降低栅极阈值电压的偏差。并且，能够起到降低漏电不良，提高合格率的效果。

附图说明

图1是表示实施方式1的碳化硅半导体装置的结构的截面图。

图2是表示图1的切割线a-a’处的杂质浓度分布曲线的特性图。

图3是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图4是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图5是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图6是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图7是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图8是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图9是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图10是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图11是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图12是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图13是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图14是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。

图15是表示实施方式2的碳化硅半导体装置在制造过程中的状态的截面图。

图16是表示实施方式2的碳化硅半导体装置在制造过程中的状态的截面图。

图17是表示实施方式2的碳化硅半导体装置在制造过程中的状态的截面图。

图18是表示实施方式3的碳化硅半导体装置的结构的截面图。

图19是表示实施例1的碳化硅半导体装置的漏极-源极间的漏电电流的产生频率的特性图。

图20是表示现有例的碳化硅半导体装置的漏极-源极间的漏电电流的产生频率的特性图。

图21是表示实施例2的碳化硅半导体装置的栅极阈值电压vth的偏差的特性图。

图22是表示比较例1、2的碳化硅半导体装置的p型基区的条件的说明图。

图23是表示比较例1、2的碳化硅半导体装置的栅极阈值电压vth与导通电阻之间的关系的特性图。

图24是表示现有的碳化硅半导体装置的结构的截面图。

图25是表示图1的主要部分的p型杂质浓度分布曲线的特性图。

图26是表示图1的主要部分的p型杂质浓度分布曲线的条件的说明图。

符号说明

1：n⁺型碳化硅基板

2：n^-型漂移区

3：n型电流扩散区

3a、3b：n型部分区域

4、34：p型基区

4a：第一p型基部

4b：第二p型基部

5、35：n⁺型源极区

5a：n⁺型源极区的峰

6：p⁺⁺型接触区

7：沟槽

8：栅极绝缘膜

9：栅极

10：碳化硅基体

11：第一p⁺型区

12：第二p⁺型区

12a，12b：p⁺型部分区域

13：高浓度注入区

13a：高浓度注入区的峰

14：层间绝缘膜

15：阻挡金属

16：源极

17：源极衬垫

18：漏极

21、21a、21b：n^-型碳化硅层

22、22a、22b：p型碳化硅层

30a：n型杂质浓度分布曲线与p型杂质浓度分布曲线的交点

30b：p型碳化硅层与n^-型碳化硅层的接触面

31：退火前的p型杂质浓度分布曲线

31a：退火前的p型杂质浓度分布曲线的峰

31b：退火前的p型杂质浓度分布曲线的下段梯度

32：n型杂质浓度分布曲线

32a：n型杂质浓度分布曲线的峰

33：退火后的p型杂质浓度分布曲线

33a：退火后的p型杂质浓度分布曲线的峰

33b：退火后的p型杂质浓度分布曲线的下段梯度

33c：退火后的p型杂质浓度分布曲线的上段梯度

33d：退火后的p型杂质浓度分布曲线的上段梯度与下段梯度之间的杂质浓度点

34a、34c：p型基区的第一部分

34b、34d：p型基区的第二部分

l：沟道长

t1：高浓度注入区的厚度

t2：p型基区的厚度

t3：栅极绝缘膜的沟槽的侧

具体实施方式

以下，参照附图，详细说明本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选的实施方式。在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。

(实施方式1)

本发明的半导体装置使用带隙比硅的带隙宽的半导体(以下，称为宽带隙半导体)构成。在此，作为宽带隙半导体，以例如使用了碳化硅(sic)的半导体装置(碳化硅半导体装置)的结构为例进行说明。图1是表示实施方式1的碳化硅半导体装置的结构的截面图。在图1中仅示出2个单位单元(元件的功能单位)，对与它们邻接的其它单位单元省略图示(在图18中也是同样)。图1所示的实施方式1的碳化硅半导体装置是在包括碳化硅的半导体基体(碳化硅基体：半导体芯片)10的正面(p型基区4侧的面)侧具备mos栅极的mosfet。

碳化硅基体10是通过在由碳化硅构成的n⁺型支撑基板(n⁺型碳化硅基板)1上依次使成为n^-型漂移区2和p型基区4的各碳化硅层(第一外延生长层、第二外延生长层)21、22外延生长而成的。mos栅极由p型基区4、n⁺型源极区(第二半导体区)5、p⁺⁺型接触区6、沟槽7、栅极绝缘膜8和栅极9构成。具体而言，以与p型基区4接触的方式在n^-型碳化硅层21的源极侧(源极16侧)的表面层设有n型区(以下，称为n型电流扩散区(第三半导体区))3。n型电流扩散区3是降低载流子的扩展阻力的所谓的电流扩散层(currentspreadinglayer：csl)。该n型电流扩散区3例如均匀地被设置在与基体正面(碳化硅基体10的正面)平行的方向(以下，称为横向)。

n^-型碳化硅层21的n型电流扩散区3以外的部分是n^-型漂移区2。在n型电流扩散区3的内部选择性地设有第一p⁺型区11、第二p⁺型区12(第四半导体区、第五半导体区)。第一p⁺型区11以覆盖沟槽7的底面和底面角部的方式设置。沟槽7的底面角部是指沟槽7的底面与侧壁的交界。第一p⁺型区11以与p型基区4和n型电流扩散区3的接触面相比靠漏极侧深的位置起不到达n型电流扩散区3与n^-型漂移区2的接触面的深度的方式被设置。通过设置第一p⁺型区11，从而能够在沟槽7的底面附近形成第一p⁺型区11与n型电流扩散区3之间的pn结。

第二p⁺型区12以与第一p⁺型区11分离且与p型基区4接触的方式设置在相邻的沟槽7间(台面部)。第二p⁺型区12也可以是其一部分向沟槽7侧延伸而部分地与第一p⁺型区11接触。另外，第二p⁺型区12以从p型基区4与n型电流扩散区3的接触面起不到达n型电流扩散区3与n^-型漂移区2的接触面的深度被设置。通过设置第二p⁺型区12，从而在相邻的沟槽7间，在与沟槽7的底面相比靠漏极侧深的位置形成第二p⁺型区12与n型电流扩散区3之间的pn结。通过这样由第一p⁺型区11、第二p⁺型区12和n型电流扩散区3形成pn结，从而能够防止高电场施加到栅极绝缘膜8的沟槽7底面的部分。

以n⁺型源极区5和p⁺⁺型接触区6相互接触的方式在p型碳化硅层22的内部分别选择性地设有n⁺型源极区5和p⁺⁺型接触区6。p⁺⁺型接触区6的深度例如可以比n⁺型源极区5深。p型碳化硅层22的除了n⁺型源极区5和p⁺⁺型接触区6以外的部分是p型基区4。在p型基区4的内部设有通过p型杂质的离子注入形成的p⁺型区(以下，称为高浓度注入区(第一半导体区))13(阴影部分)。

高浓度注入区13以包括p型基区4的形成有沟道的部分的方式，例如同样地设置于横向。p型基区4的形成有沟道的部分是指p型基区4的沿着沟槽7的侧壁的部分。符号4a是p型基区4中的与高浓度注入区13相比靠漏极侧的部分(以下，称为第一p型基部)，符号4b是p型基区4中的与高浓度注入区13相比靠源极侧的部分(以下，称为第二p型基部)。第一p型基部4a、第二p型基部4b的杂质浓度比高浓度注入区13的杂质浓度低。

由这些第一p型基部4a、第二p型基部4b和高浓度注入区13构成p型基区4。在第一p型基部4a、第二p型基部4b和高浓度注入区13的沿着沟槽7的侧壁的部分形成在导通时为n型的反转层(沟道)。为了明确高浓度注入区13的配置，在图1、图2中图示出预定厚度t1的高浓度注入区13，但高浓度注入区13是具有通过p型杂质的离子注入形成的高斯分布形状的p型杂质浓度分布曲线(杂质浓度分布曲线)31的部分(参照图2)。

具体而言，高浓度注入区13具有山形的p型杂质浓度分布曲线31，p型杂质浓度分布曲线31具有杂质浓度比构成p型基区4的p型碳化硅层22的杂质浓度高的峰13a，且在深度方向具有高低差。即，p型杂质浓度分布曲线31在p型基区4的内部具有峰13a，从该峰13a的位置起向基体两个主面侧(源极侧和漏极侧)，杂质浓度以预定的斜率降低。高浓度注入区13的峰13a的深度位置为n⁺型源极区5与p型基区4的接触面的深度位置以上且小于p型基区4与n型电流扩散区3的接触面的深度位置的范围内。

优选高浓度注入区13的峰13a的深度位置位于从n⁺型源极区5与p型基区4的接触面起到p型基区4的厚度t2的80％左右深度(＝0.8×t2)的范围内，也可以位于从n⁺型源极区5与p型基区4的接触面起到p型基区4的厚度t2的10％～70％的程度的深度的范围内。其理由是因为能够进一步改善低导通电阻化与栅极阈值电压vth的偏差降低之间的权衡关系。p型基区4的厚度t2是指从n⁺型源极区5与p型基区4的接触面起到p型基区4与n型电流扩散区3的接触面为止的厚度。

即，高浓度注入区13的峰13a位于从基体正面起比n型电流扩散区3浅，且与n型电流扩散区3分离的深度位置。在高浓度注入区13的峰13a的深度位置为n⁺型源极区5与p型基区4的接触面的深度位置时，高浓度注入区13与n⁺型源极区5和p⁺⁺型接触区6接触，不设置第二p型基部4b。对于用于形成高浓度注入区13的通过p型杂质的离子注入得到的p型杂质浓度分布曲线的详细说明，在后面进行叙述。

高浓度注入区13在不同的深度位置可以具有多个杂质浓度的峰13a。此时，高浓度注入区13的所有的杂质浓度的峰13a的深度位置位于上述的范围内即可。通过用于形成高浓度注入区13的离子注入，从而与仅进行外延生长的情况相比，在p型基区4晶体结构部分产生错乱(例如位错等缺陷)。因此，p型基区4的膜质与未进行杂质的离子注入的仅由外延生长构成的情况(即图24所示的现有结构)的膜质有部分不同。

沟槽7从基体正面起贯穿n⁺型源极区5、高浓度注入区13和p型基区4而到达n型电流扩散区3。在沟槽7的内部，沿着沟槽7的侧壁设有栅极绝缘膜8，在栅极绝缘膜8的内侧设有栅极9。栅极9的源极侧端部可以从基体正面向外侧突出，也可以不突出。栅极9通过省略了图示的部分与栅极衬垫(未图示)电连接。层间绝缘膜14以覆盖埋入到沟槽7中的栅极9的方式设置于整个基体正面。

源极(第一电极)16隔着层间绝缘膜14中开口的接触孔与n⁺型源极区5和p⁺⁺型接触区6接触，并且通过层间绝缘膜14与栅极9电绝缘。在源极16与层间绝缘膜14之间可以设置例如防止金属原子从源极16向栅极9侧扩散的阻挡金属15。在源极16上设有源极衬垫17。在碳化硅基体10的背面(成为n⁺型漏极区域的n⁺型碳化硅基板1的背面)设有漏极(第二电极)18。

接下来，对通过用于形成高浓度注入区13的p型杂质的离子注入得到的p型杂质浓度分布曲线进行说明。图2是表示图1的切割线a-a’处的杂质浓度分布曲线的特性图。图2的横轴是距离基体正面(源极16与碳化硅基体10的接触面)的深度，纵轴是杂质浓度。在图2中示出通过用于形成高浓度注入区13的p型杂质的离子注入得到的p型杂质浓度分布曲线31，除此以外，还示出通过用于形成n⁺型源极区5的n型杂质的离子注入得到的n型杂质浓度分布曲线32。在图2中，使n型杂质(n型掺杂剂)为磷(p)，使p型杂质(p型掺杂剂)为铝(al)。

如图2所示，在n^-型碳化硅层21上外延生长的成为p型基区4的p型碳化硅层22的杂质浓度(背景的杂质浓度)约为4×10¹⁶atoms/cm³。通过用于形成n⁺型源极区5的n型杂质的离子注入，从而在p型碳化硅层22上，在较浅的深度位置形成具有杂质浓度比p型碳化硅层22的杂质浓度高的峰32a的n型杂质浓度分布曲线32。对于n型杂质浓度分布曲线32而言，杂质浓度从峰32a的位置起向漏极侧以预定的斜率降低。从基体正面(p型碳化硅层22的与n^-型碳化硅层21侧相反侧的面)起到n型杂质浓度分布曲线32与p型杂质浓度分布曲线31的交点30a为止的部分为n⁺型源极区5。n型杂质浓度分布曲线32的峰32a为n⁺型源极区5的杂质浓度分布曲线的峰5a。

另外，通过用于形成高浓度注入区13的p型杂质的离子注入，从而在p型碳化硅层22，在与n型杂质浓度分布曲线32的峰32a相比距离基体正面更深的位置形成具有杂质浓度的峰31a的p型杂质浓度分布曲线31。p型杂质浓度分布曲线31的峰31a是高浓度注入区13的杂质浓度分布曲线的峰31a。另外，p型杂质浓度分布曲线31在从峰31a的位置起向源极侧和漏极侧杂质浓度分别以预定的斜率且呈山形降低。并且，对于p型杂质浓度分布曲线31而言，在p型碳化硅层22与n^-型碳化硅层21的接触面30b，杂质浓度急剧下降，从该接触面30b到漏极侧，杂质浓度以预定的斜率降低。

越提高p型杂质浓度分布曲线31的峰31a的杂质浓度，降低栅极阈值电压vth的偏差的效果越高。例如，p型杂质浓度分布曲线31的峰31a的杂质浓度为p型碳化硅层22的杂质浓度的2倍以上的程度即可，优选可以为10倍以上的程度。另一方面，与不具有p型杂质浓度分布曲线31的现有结构(例如参照图24)相比，越提高p型杂质浓度分布曲线31的峰31a的杂质浓度，栅极阈值电压vth越高。因此，可以以成为与对其它元件、电路的各种匹配性验证完毕的现有结构相同的预定的栅极阈值电压vth的方式减薄栅极绝缘膜8的厚度，降低栅极阈值电压vth。栅极绝缘膜8可以在沟槽7的整个内壁减薄厚度，也可以仅减薄沟槽7的侧壁部分的厚度。

例如，栅极绝缘膜8的沟槽7的侧壁部分的厚度t3在50nm以上且100nm以下程度的范围内，p型杂质浓度分布曲线31的峰31a的杂质浓度在3×10¹⁷atoms/cm³以上且5×10¹⁷atoms/cm³以下程度的范围内。如果在这些范围内调整栅极绝缘膜8的厚度和p型杂质浓度分布曲线31的峰31a的杂质浓度，则得到成为上述预定的栅极阈值电压vth且降低栅极阈值电压vth的偏差的效果。具体而言，在栅极绝缘膜8的沟槽7的侧壁部分的厚度t3例如为80nm时，p型杂质浓度分布曲线31的峰31a的杂质浓度例如为6×10¹⁷atoms/cm³。在栅极绝缘膜8的沟槽7的侧壁部分的厚度t3例如为60nm时，p型杂质浓度分布曲线31的峰31a的杂质浓度例如为6.9×10¹⁷atoms/cm³。

这样的p型杂质浓度分布曲线31是通过在使成为p型基区4的p型碳化硅层22外延生长之后，进行用于形成高浓度注入区13的p型杂质的离子注入而得到的。在像现有结构(参照图24)那样，仅通过外延生长构成p型基区104的情况下，难以进行杂质浓度控制，无法得到p型杂质浓度分布曲线31。从n型杂质浓度分布曲线32与p型杂质浓度分布曲线31的交点30a到p型碳化硅层22与n^-型碳化硅层21的接触面30b的部分是p型基区4。在从p型碳化硅层22与n^-型碳化硅层21的接触面30b靠漏极侧的深的部分是成为n型电流扩散区3和n^-型漂移区2的n^-型碳化硅层21。

优选成为p型基区4的p型碳化硅层22的杂质浓度例如在1×10¹⁶atoms/cm³以上且2×10¹⁷atoms/cm³以下程度的范围内，只要是在该范围内，就能够得到与上述例示同样的效果。另外，优选p型杂质浓度分布曲线31的峰31a的杂质浓度在2×10¹⁶atoms/cm³以上且5×1018atoms/cm³以下程度的范围内。如果将p型杂质浓度分布曲线31的峰31a的杂质浓度设定得比p型碳化硅层22的杂质浓度高，则能够得到与上述例示同样的效果。另外，将沟道长l设为0.6μm，但不限于此，优选使沟道长l为0.3μm以上且1μm以下。沟道长l是从n型杂质浓度分布曲线32与p型杂质浓度分布曲线31的交点30a到p型碳化硅层22与n^-型碳化硅层21的接触面30b的长度。

接下来，对实施方式1的碳化硅半导体装置的制造方法进行说明。图3～图14是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图。首先，如图3所示，准备成为n⁺型漏极区域的n⁺型碳化硅基板1。接着，在n⁺型碳化硅基板1的正面使成为上述的n^-型碳化硅层21的n^-型碳化硅层21a外延生长。接下来，通过光刻法和p型杂质的离子注入在n^-型碳化硅层21a的表面层分别选择性地形成第一p⁺型区11和p⁺型区(以下，称为p⁺型部分区域)12a。该p⁺型部分区域12a是第二p⁺型区12的一部分。

接下来，如图4所示，在整个n^-型碳化硅层21a进行n型杂质的离子注入，在n^-型碳化硅层21a的整个表面层形成n型区(以下，称为n型部分区域)3a。该n型部分区域3a是n型电流扩散区3的一部分。此时，使n型部分区域3a的深度比第一p⁺型区11深，用n型部分区域3a覆盖整个第一p⁺型区11和p⁺型部分区域12a的漏极侧(n⁺型碳化硅基板1侧)。n^-型碳化硅层21a的比n型部分区域3a靠近漏极侧的部分成为n^-型漂移区2。也可以改变n型部分区域3a与第一p⁺型区11和p⁺型部分区域12a的形成顺序。离子注入可以是室温(小于200℃)，也可以是高温(200℃～500℃的程度)。在室温下进行离子注入时，将抗蚀膜用作掩模，在高温下进行离子注入时，将氧化膜用作掩模(后述的离子注入均采用同样的方式)。

接下来，如图5所示，在n^-型碳化硅层21a上使成为上述的n^-型碳化硅层21的n^-型碳化硅层21b外延生长。接着，如图6所示，通过光刻法和p型杂质的离子注入，在n^-型碳化硅层21b的与p⁺型部分区域12a对置的部分，以到达p⁺型部分区域12a的深度选择性地形成p⁺型部分区域12b。p⁺型部分区域12b的宽度和杂质浓度例如与p⁺型部分区域12a大致相同。通过在深度方向(纵向)连结p⁺型部分区域12a、12b而形成第二p⁺型区12。

接下来，如图7所示，对整个n^-型碳化硅层21b进行n型杂质的离子注入，对整个n^-型碳化硅层21b，以到达n型部分区域3a的深度形成n型部分区域3b。n型部分区域3b的杂质浓度可以与n型部分区域3a大致相同。通过在深度方向连结n型部分区域3a、3b而形成n型电流扩散区3。可以改变p⁺型部分区域12b与n型部分区域3b的形成顺序。接着，如图8所示，在n^-型碳化硅层21上使p型碳化硅层22外延生长。利用至此为止的工序，形成在n⁺型碳化硅基板1上依次堆积了n^-型碳化硅层21和p型碳化硅层22的碳化硅基体(半导体晶片)10。

接下来，如图9所示，以在p型碳化硅层22的内部的预定深度以预定厚度t1形成高浓度注入区13的方式对整个p型碳化硅层22进行p型杂质的离子注入。由此，例如，在p型碳化硅层22中，比高浓度注入区13靠近漏极侧的部分成为上述的第一p型基部4a，比高浓度注入区13靠近源极侧(与n⁺型碳化硅基板1侧相反的侧)的部分成为上述的第二p型基部4b。由第一p型基部4a、第二p型基部4b和高浓度注入区13形成p型基区4。

接下来，如图10所示，通过光刻法和n型杂质的离子注入，在p型碳化硅层22的表面层选择性地形成n⁺型源极区5。n⁺型源极区5可以与高浓度注入区13接触。接着，如图11所示，通过光刻法和p型杂质的离子注入，以与n⁺型源极区5接触的方式在p型碳化硅层22的表面层选择性地形成p⁺⁺型接触区6。即，n⁺型源极区5和p⁺⁺型接触区6分别选择性地形成在第二p型基部4b的内部。可以改变n⁺型源极区5与p⁺⁺型接触区6的形成顺序。在离子注入全部结束之后，实施活化退火。优选在活化退火温度例如为1500℃～1900℃下实施。在活化退火时，优选利用溅射法等在表面形成例如c(碳)膜而进行退火。

接下来，如图12所示，通过光刻法和蚀刻形成贯穿n⁺型源极区5、第一p型基部4a、第二p型基部4b和高浓度注入区13并到达n型电流扩散区3的内部的第一p⁺型区11的沟槽7。形成沟槽时的掩模使用氧化膜。另外，在沟槽蚀刻后，可以实施用于除去沟槽7的损伤的各向同性蚀刻和/或用于使沟槽7的底部和沟槽7的开口部的角变圆的氢退火。可以仅进行各向同性蚀刻和氢退火中的任一个。另外，可以在进行各向同性蚀刻之后进行氢退火。接着，如图13所示，沿着碳化硅基体10的正面(p型碳化硅层22的表面)和沟槽7的内壁形成栅极绝缘膜8。接下来，通过以埋入到沟槽7的方式例如堆积多晶硅(poly-si)并蚀刻，从而在沟槽7的内部残留成为栅极9的多晶硅。这时，可以通过蚀刻而与基体表部相比靠内侧残留多晶硅的方式进行蚀刻，也可以通过实施图案化和蚀刻而使多晶硅向基体表部的外侧突出。

接下来，如图14所示，以覆盖栅极9的方式在碳化硅基体10的整个正面形成层间绝缘膜14。层间绝缘膜14例如由nsg(none-dopedsilicateglass：无掺杂硅酸盐玻璃)、psg(phosphosilicateglass：磷硅酸盐玻璃)、bpsg(borophosphosilicateglass：硼磷硅玻璃)、hto(hightemperatureoxide：高温氧化物)形成，或者由它们的组合形成。接着，使层间绝缘膜14和栅极绝缘膜8图案化而形成接触孔，使n⁺型源极区5和p⁺⁺型接触区6露出。接下来，以覆盖层间绝缘膜14的方式形成阻挡金属15并使其图案化，使n⁺型源极区5和p⁺⁺型接触区6再次露出。接着，以与n⁺型源极区5和p⁺⁺型接触区6接触的方式形成源极16。源极16可以以覆盖阻挡金属15的方式形成，也可以仅残留在接触孔内。

接下来，以将接触孔埋入的方式形成源极衬垫17。可以将为了形成源极衬垫17而堆积的金属层的一部分作为栅极衬垫。在n⁺型碳化硅基板1的背面，使用溅射蒸镀等在漏极18的接触部形成镍(ni)膜、钛(ti)膜等金属膜。该金属膜可以组合多个ni膜、ti膜并层叠。其后，实施高速热处理(rta：rapidthermalannealing)等退火，以便使金属膜硅化而形成欧姆接触。其后，利用电子束(eb：electronbeam)蒸镀等形成例如依次层叠了ti膜、ni膜、金(au)的层叠膜等厚的膜，形成漏极18。

在上述的外延生长和离子注入中，作为n型杂质(n型掺杂剂)，例如使用相对于碳化硅为n型的氮(n)、磷(p)、砷(as)、锑(sb)等即可。作为p型杂质(p型掺杂剂)，例如使用相对于碳化硅为p型的硼(b)、铝(al)、镓(ga)、铟(in)、铊(tl)等即可。由此，完成图1所示的mosfet。

如以上所说明，根据实施方式1，通过利用离子注入在外延生长的p型基区的内部设置高浓度注入区，从而在p型基区的内部，在深度方向上形成杂质浓度不同的山形的杂质浓度分布曲线。并且，通过利用离子注入在p型基区的内部设置高浓度注入区，从而在p型基区的内部，晶体结构部分产生错乱。由此，与像现有结构(参照图24)那样仅由外延生长层构成的杂质浓度分布曲线在深度方向一样的p型基区相比，能够降低漏极-源极间的漏电电流。由此，以在预定期间内制造的所有产品(半导体芯片)为一个单位的产品单位中，能够降低因漏极-源极间的漏电不良而产生的不良芯片，能够提高合格率。在预定期间内制造的所有产品是指在半导体晶片面内、制造工艺的各分批处理内和分批处理间的所有制造工序结束为止的期间内制造的所有产品。在工艺的分批处理内和分批处理间，产品单位中产生的不良影响也包括例如由制造设备的状态、半导体晶片的批次等引起的特性变化导致的不良影响。另外，在将仅由半导体晶片面内制造的所有产品作为一个单位的产品单位的情况下，可以进一步提高合格率。

另外，通常，使沟道的载流子浓度的偏差越小越能够减小栅极阈值电压的偏差，但在碳化硅的外延生长中难以控制杂质浓度，沟道的载流子浓度的偏差变大。因此，在仅由外延生长层构成p型基区的现有结构(参照图24)中，沟道的载流子浓度的偏差大，栅极阈值电压的偏差大。与此相对，根据实施方式1，通过在p型基区的内部设置高浓度注入区，栅极阈值电压的偏差受到杂质浓度比p型基区的杂质浓度高的高浓度注入区的杂质浓度的偏差限制。利用离子注入形成的高浓度注入区的杂质浓度的偏差与仅通过外延生长形成的区域的杂质浓度的偏差相比极其小。因此，通过在p型基区的内部设置高浓度注入区，从而与仅利用外延生长构成p型基区的现有结构相比，能够减小栅极阈值电压的偏差。另外，根据实施方式1，由于使外延生长的p型碳化硅层作为p型基区，所以由于外延生长层的特性而能够得到结晶性良好的沟道，能够进行基于高载流子迁移率的低导通电阻化。

另外，根据实施方式1，即使使用在n型碳化硅基板上使成为p型基区的p型碳化硅层外延生长而得的市售的碳化硅基体的情况下，通过利用离子注入在p型基区的内部形成高浓度注入区，也能够得到上述的同样的效果。

(实施方式2)

接下来，对实施方式2的碳化硅半导体装置的制造方法进行说明。图15～图17是表示实施方式2的碳化硅半导体装置在制造过程中的状态的截面图。实施方式2的碳化硅半导体装置的结构与实施方式1相同(参照图1、图2)。实施方式2的碳化硅半导体装置的制造方法的用于形成p型基区4的工序与实施方式1的碳化硅半导体装置的制造方法不同。具体而言，插入到用于形成高浓度注入区13的离子注入工序之间，分成2次使成为p型基区4的p型碳化硅层22(22a、22b)外延生长。

更具体而言，首先，与实施方式1同样地准备n⁺型碳化硅基板1，依次进行直到n型电流扩散区3的形成工序为止的工序(参照图3～图7)。接下来，如图15所示，在n^-型碳化硅层(第一外延生长层)21上使成为上述的p型碳化硅层22的p型碳化硅层(第二外延生长层)22a外延生长。p型碳化硅层22a的厚度是与第一p型基部4a和高浓度注入区13的总厚度相同的厚度。接下来，如图16所示，对整个p型碳化硅层22a进行p型杂质的离子注入，在p型碳化硅层22a的整个表面层形成预定厚度t1的高浓度注入区13。p型碳化硅层22a的与高浓度注入区13相比靠近漏极侧的部分成为第一p型基部4a。此时，可以在p型碳化硅层22a的比高浓度注入区13靠近源极的一侧形成成为第二p型基部4b的部分。

接下来，如图17所示，在p型碳化硅层22a上(即高浓度注入区13上)使成为上述的p型碳化硅层22的p型碳化硅层(第三外延生长层)22b外延生长。该p型碳化硅层22b成为第二p型基部4b。此时，p型碳化硅层22仅通过外延生长而形成，并在深度方向成为同样的杂质浓度分布曲线，但与实施方式1同样地，高浓度注入区13具有杂质浓度的峰13a即可。在使p型碳化硅层22b外延生长时可以控制杂质浓度，在深度方向以预定的斜率形成杂质浓度变高的杂质浓度分布曲线。由此，形成由第一p型基部4a、第二p型基部4b和高浓度注入区13构成的p型基区4。

另外，通过至此为止的工序，形成在n⁺型碳化硅基板1上依次堆积了n^-型碳化硅层21和p型碳化硅层22的碳化硅基体(半导体晶片)10。其后，通过与实施方式1同样地依次地进行n⁺型源极区5的形成工序以后的工序(参照图10～图14)，从而完成图1所示的mosfet。

如以上所说明，根据实施方式2，能够得到与实施方式1同样的效果。另外，以往，为了以使杂质从离子注入面到达深的位置的方式进行离子注入，例如需要能够以高加速能量进行离子注入(megaimpla)的特殊的制造装置，或者存在离子注入花费时间等问题。与此相对，根据实施方式2，分成多次进行外延生长，能够基于各自的p型碳化硅层的厚度自由决定高浓度注入区的深度位置。因此，能够在不使用可megaimpla(高速离子注入)的特殊的制造装置的情况下，在基区的内部，在距离基体正面侧深的位置形成高浓度注入区。

(实施方式3)

接下来，对实施方式3的碳化硅半导体装置的结构进行说明。图18是表示实施方式3的碳化硅半导体装置的结构的截面图。实施方式3的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于，以比n型电流扩散区3与n^-型漂移区2的接触面到达漏极侧的深度设有第一p⁺型区11、第二p⁺型区12。

具体而言，第一p⁺型区11从沟槽7的底面起，在深度方向上贯穿n型电流扩散区3，且向n^-型漂移区2内突出。第二p⁺型区12从p型基区4与n型电流扩散区3的接触面起，在深度方向上贯穿n型电流扩散区3，且向n^-型漂移区2内突出。第一p⁺型区11、第二p⁺型区12的漏极侧端部的深度位置可以是与n型电流扩散区3和n^-型漂移区2的接触面相同的深度位置。

对于实施方式3的碳化硅半导体装置的制造方法，使在实施方式1的碳化硅半导体装置的制造方法中第一p⁺型区11和成为第二p⁺型区12的一部分的p⁺型部分区域12a的各深度比成为n型电流扩散区3的一部分的n型部分区域3a深即可。

如以上所说明，根据实施方式3，无论第一p⁺型区、第二p⁺型区的深度如何，均能够得到与实施方式1、2同样的效果。

(实施例1)

接下来，对漏极-源极间的漏电电流的产生频率进行验证。图19是表示实施例1的碳化硅半导体装置的漏极-源极间的漏电电流的产生频率的特性图。图20是表示现有例的碳化硅半导体装置的漏极-源极间的漏电电流的产生频率的特性图。在图19、图20的纵轴示出在1片半导体晶片面内的漏电电流的产生频率，在横轴示出由1片半导体晶片面内形成的各产品(半导体芯片)的漏极-源极间的漏电电流idds的大小(电流值)。在图19、图20的横轴中，将漏极-源极间的漏电电流idds为1×10^-8a以下的情况表示为“～1×10^-8a”。将漏极-源极间的漏电电流idds比1×10^xa大且为1×10^x+1a以下的情况表示为“～1×10^x+1a”(x＝-8～-4)。将漏极-源极间的漏电电流idds比1×10^-3a大的情况表示为“1×10^-3a～”。

首先，根据上述的实施方式1的碳化硅半导体装置的制造方法，由1片半导体晶片制作多个在p型基区4的内部具备高浓度注入区13的mosfet芯片(参照图1)(以下，称为实施例)。作为比较，由1片半导体晶片制作多个仅通过外延生长构成p型基区104的现有结构的mosfet芯片(参照图24)(以下，称为现有例1)。并且，实施例和现有例1均测定多个mosfet芯片的漏极-源极间的漏电电流idds。将其结果示于图19、图20。根据图19、图20所示的结果，确认了在实施例中，通过在p型基区4的内部形成高浓度注入区13的杂质浓度分布曲线(参照图2)，从而与现有例1相比，能够大幅降低漏极-源极间的漏电电流idds的产生频率和漏电电流idds的大小。

(实施例2)

接下来，对栅极阈值电压vth的偏差进行验证。图21是表示实施例2的碳化硅半导体装置的栅极阈值电压vth的偏差的特性图。图21的横轴表示沟道的载流子浓度的偏差的标准偏差σ，纵轴表示以栅极阈值电压vth＝5v设计时的栅极阈值电压vth的偏差。将测定了上述的实施例和现有例1的栅极阈值电压vth的偏差而得到的结果示于图21。

根据图21所示的结果，确认了在现有例1中，在1片半导体晶片面内，在标准偏差的平均值±3σ的p型基区104的杂质浓度的偏差为±30％。另外，在标准偏差的平均值±3σ的栅极阈值电压vth散乱在3.5v～6.5v的范围。

另一方面，确认了在实施例中，在1片半导体晶片面内，在标准偏差的平均值±3σ的p型基区4的杂质浓度的偏差与现有例1同样为±30％，但高浓度注入区13的杂质浓度的偏差为±10％。另外，确认了能够将在标准偏差的平均值±3σ的栅极阈值电压vth抑制在4.4v～5.6v的范围内。由此，可知通过在p型基区4的内部形成高浓度注入区13，从而栅极阈值电压vth的偏差受到高浓度注入区13的杂质浓度的偏差限制。

(实施例3)

接下来，对高浓度注入区13的峰13a的优选的深度位置进行验证。图22是表示比较例1、2的碳化硅半导体装置的p型基区的条件的说明图。图22的横轴是距离基体正面的深度，纵轴是杂质浓度。在图22中，深度＝0μm表示是源极(未图示)与n⁺型源极区35的接触面。图23是表示比较例1、2的碳化硅半导体装置的栅极阈值电压vth与导通电阻之间的关系的特性图。在现有例2和比较例1、2中，将对栅极阈值电压vth与导通电阻(rona)之间的关系进行了模拟而得到的结果示于图23。

应予说明，在现有例2和比较例1、2中，由于沟道的载流子迁移率和栅极阈值电压vth的沟道依赖性各不相同，所以在此进行定性评价。现有例2和比较例1、2的沟道的载流子迁移率分别对应于将沟道的载流子浓度设为2.0×10¹⁷/cm³的情况。由于现有例2和比较例1、2的亚阈值电流值也各不相同，所以对栅极阈值电压vth也进行定性评价。将单元间距(单位单元的配置间隔)设定为6.0μm，将漏极电压vd设定为20v。

现有例2和比较例1、2的条件如下。如图22(a)所示，现有例2具备在深度方向上杂质浓度分布曲线一样的p型基区34。将p型基区34的厚度t0设为0.55μm，将距离p型基区34与n型电流扩散区(未图示)的接触面的基体正面的深度d设为1.1μm。在图23中，以将p型基区34的杂质浓度设为1.5×10¹⁷/cm³、2.0×10¹⁷/cm³、2.5×10¹⁷/cm³和3.0×10¹⁷/cm³的条件分别对栅极阈值电压vth进行各种改变，算出导通电阻值，并将结果示出。

如图22(b)所示，比较例1中，与现有例2的不同之处在于p型基区34的源极侧的部分(以下，称为第二部分)34b的杂质浓度比漏极侧的部分(以下，称为第一部分)34a的杂质浓度高。在图23中，以将p型基区34的第二部分34b的杂质浓度设为2.0×10¹⁷/cm³、2.5×10¹⁷/cm³和3.0×10¹⁷/cm³的条件分别对栅极阈值电压vth进行各种改变，算出导通电阻值，并将结果示出。另外，在图23中分别示出将p型基区34的第一部分34a的杂质浓度设为1.0×10¹⁷/cm³的情况以及设为1.5×10¹⁷/cm³的情况。

如图22(c)所示，比较例2与现有例2不同之处在于，p型基区34的源极侧的部分(以下，称为第二部分)34d的杂质浓度比漏极侧的部分(以下，称为第一部分)34c的杂质浓度低。在图23中，以将p型基区34的第一部分34c的杂质浓度设为2.0×10¹⁷/cm³、2.5×10¹⁷/cm³和3.0×10¹⁷/cm³的条件分别对栅极阈值电压vth进行各种改变，将算出导通电阻值的结果示出。另外，在图23中分别示出将p型基区34的第二部分34d的杂质浓度设为1.0×10¹⁷/cm³的情况以及设为1.5×10¹⁷/cm³的情况。

比较例1、2的p型基区34的第一部分t11、第二部分的厚度t12相同，均为0.275μm。另外，比较例1、2虽然均使p型基区34的杂质浓度分布曲线在深度方向呈阶梯状变化，但假定杂质浓度高的第二部分34b、第一部分34c是利用离子注入形成的高斯分布形状的杂质浓度分布曲线。即，假定比较例1、2中的p型基区34的第二部分34b、第一部分34c是本发明的高浓度注入区13。

根据图23所示的结果，确认了在比较例1(由虚线41表示的线段)中，能够维持与现有例2相同程度的导通电阻特性。即，可知在本发明中，优选高浓度注入区13尽可能配置于靠近n⁺型源极区5的深度位置。另一方面，确认了在比较例2(由单点划线和双点划线42表示的线段)中，在使栅极阈值电压vth的条件相同的情况下，导通电阻比现有例2的导通电阻高。因此，可知在本发明中，高浓度注入区13以位于从基体正面起不到达p型基区4与n型电流扩散区3的接触面的深度的深度位置(即比比较例2浅的深度)的方式设定峰13a的深度位置即可。在本实施例中，对单元间距为6μm的情况进行了模拟，并示出了结果，但单元间距例如为1.5μm～10μm也能够得到同样的效果。

在各实施例1～3中，以使用铝作为形成p型基区4和高浓度注入区13的p型掺杂剂(p型杂质)的情况为例进行了说明，但不限于此，使用对于碳化硅为p型的上述p型掺杂剂的情况也能够得到同样的效果。另外，在使p型基区4外延生长时使用的p型掺杂剂和通过离子注入形成高浓度注入区13时使用的p型掺杂剂即使是不同的离子种类也能够得到同样的效果。

(实施方式4)

接下来，在实施方式4中，对通过用于形成高浓度注入区13的p型杂质的离子注入得到的p型杂质浓度分布曲线31(参照图2)的退火后的状态进行说明。图25是表示图1的主要部分的p型杂质浓度分布曲线的特性图。图26是表示图1的主要部分的p型杂质浓度分布曲线的条件的说明图。在图25中示出退火前的p型杂质浓度分布曲线31(与图2同样)以及退火后的同一部分的p型杂质浓度分布曲线33。在图26中示出退火后的p型杂质浓度分布曲线33。在此，退火是指在用于形成高浓度注入区13的离子注入之后，直到产品完成为止前进行的所有热处理。

如图25、图26所示，对于退火后的p型杂质浓度分布曲线33而言，从p型碳化硅层22与n^-型碳化硅层21的接触面30b起向漏极侧急剧下降的杂质浓度梯度(以下，称为下段梯度(第二杂质浓度梯度))33b比退火前的同一下段梯度31b缓慢。p型杂质浓度分布曲线33的下段梯度33b是越叠加退火，越比退火前的p型杂质浓度分布曲线31的下段梯度31b缓慢。杂质浓度急剧下降是指与通过离子注入形成的缓慢的杂质浓度梯度(以下，称为上段梯度(第一杂质浓度梯度))33c相比，杂质浓度相对于向漏极侧的单位深度的降低的幅度(斜率)大。

上段梯度33c是在p型杂质浓度分布曲线33中，在杂质浓度的峰33a以及p型碳化硅层22与n^-型碳化硅层21的接触面30b之间，向漏极侧靠近而杂质浓度降低的部分的杂质浓度梯度。上段梯度33c和下段梯度33b是指以p型碳化硅层22与n^-型碳化硅层21的接触面30b上的杂质浓度点33d为顶点并连续，成为大致凸状的杂质浓度分布曲线。这些上段梯度33c与下段梯度33b的大小关系即使在退火后也维持在与退火前同样。即，退火后的p型杂质浓度分布曲线33与退火前同样，与上段梯度33c相比，在靠近上段梯度33c的漏极侧形成有杂质浓度急剧下降的下段梯度33b。

这样，通过在退火后的p型杂质浓度分布曲线33中形成上段梯度33c和下段梯度33b，形成与上段梯度33c相比，靠近漏极侧杂质浓度急剧下降的下段梯度33b，从而能够抑制短沟道效应。由此，改善栅极阈值电压vth的偏差的降低与导通电阻(rona)的降低的权衡关系。另外，能够抑制在施加漏极电压时从p型基区4与n^-型漂移区2之间的pn结向n^-型漂移区2侧扩展的耗尽层的延伸，因此能够抑制由施加漏极电压导致的劣化。

实施方式4的碳化硅半导体装置的制造方法可以利用实施方式2的碳化硅半导体装置的制造方法制作。另外，可以将实施方式4适用于实施方式3。

如以上所说明，根据实施方式4，能够适用于实施方式1～3。

以上，本发明在不脱离本发明的主旨的范围内可以进行各种改变，在上述的各实施方式中，例如各部的尺寸、杂质浓度等可以根据所要求的规格等进行各种设定。另外，在上述的各实施方式中，以mosfet为例进行了说明，但不限于此，可以通过基于预定的栅极阈值电压进行栅极驱动控制，从而也能够广泛适用于导通和阻挡电流的各种碳化硅半导体装置。作为进行栅极驱动控制的碳化硅半导体装置，例如可举出igbt(insulatedgatebipolartransistor：绝缘栅双极型晶体管)等。另外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但也可以使用碳化硅以外的例如氮化镓(gan)等宽带隙半导体。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。此时，通过离子注入，以与图2的p型杂质浓度分布曲线相同的杂质浓度分布曲线在n型基区的内部形成n⁺型的高浓度注入区即可。

产业上的可利用性

如上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对于电力变换装置、各种产业用机械等的电源装置等中使用的功率半导体装置有用，特别适用于沟槽栅极结构的碳化硅半导体装置。