半导体存储装置的制作方法与流程

本发明涉及一种半导体存储装置的制作方法，尤其是涉及一种具有存储节点接触的半导体存储装置的制作方法。

背景技术：

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。

因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，如何在产品规格的要求下研究发展出结构或/及制作工艺的新设计以降低制造成本并提升产品生产良率一直是相关业界持续努力的目标。

技术实现要素：

本发明提供了一种半导体存储装置的制作方法，利用先形成导电图案再于导电图案之间形成隔离图案的方式来形成存储节点接触，由此达到制作工艺简化以及制作工艺良率提升的效果。

本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底，半导体基底包括多个主动区。在半导体基底上形成多个位线结构。在多个位线结构之间形成多个存储节点接触，且各存储节点接触形成于多个主动区中的其中一个上。形成存储节点接触的方法包括于半导体基底上形成多个导电图案，各导电图案形成且跨设于多个位线结构中的其中一个上，对导电图案进行一回蚀刻制作工艺，用以降低导电图案的高度并形成存储节点接触。在多个导电图案之间形成多个隔离图案，隔离图案于形成导电图案的步骤之后以及回蚀刻制作工艺之前形成。

附图说明

图1至图14为本发明的一实施例的半导体存储装置的制作方法示意图，其中

图2为沿图1中的剖线A-A’所绘示的剖视示意图；

图3为图1之后的状况示意图；

图4为沿图3中的剖线B-B’所绘示的剖视示意图；

图5为图3之后的状况示意图；

图6为沿图5中的剖线C-C’所绘示的剖视示意图；

图7为图5之后的状况示意图；

图8为沿图7中的剖线D-D’所绘示的剖视示意图；

图9为图7之后的状况示意图；

图10为沿图9中的剖线E-E’所绘示的剖视示意图；

图11为图9之后的状况示意图；

图12为沿图11中的剖线F-F’所绘示的剖视示意图；

图13为图11之后的状况示意图；

图14为沿图13中的剖线G-G’所绘示的剖视示意图。

主要元件符号说明

10 半导体基底

11 浅沟槽隔离

12 主动区

13 介电层

21 栅极介电层

22 字符线

23 字符线盖层

30 位线结构

31 接触插塞

32 低电阻层

33 位线盖层

34 间隙子

40 导电层

40C 存储节点接触

40P 导电图案

40V 沟槽

49 图案化掩模层

50 绝缘层

50S 隔离图案

91 第一回蚀刻制作工艺

92 第二回蚀刻制作工艺

B1 第一底面

B2 第二底面

D1 第一方向

D2 第二方向

D3 垂直方向

T1 第一顶面

T2 第二顶面

具体实施方式

请参阅图1至图14。图1至图14为本发明的一实施例的半导体存储装置的制作方法示意图，其中图1、图3、图5、图7、图9、图11与图13为上视示意图，图2为沿图1中的剖线A-A’所绘示的剖视示意图，图4为沿图3中的剖线B-B’所绘示的剖视示意图，图6为沿图5中的剖线C-C’所绘示的剖视示意图，图8为沿图7中的剖线D-D’所绘示的剖视示意图，图10为沿图9中的剖线E-E’所绘示的剖视示意图，图12为沿图11中的剖线F-F’所绘示的剖视示意图，图14为沿图13中的剖线G-G’所绘示的剖视示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一半导体基底10，且半导体基底10包括多个主动区12。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。浅沟槽隔离11形成于半导体基底10中而定义出多个主动区12。浅沟槽隔离11可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅或氮氧化硅等而形成，但并不以此为限。在一些实施例中，也可视需要使用其他适合的方式形成浅沟槽隔离11。此外，半导体基底10中可形成多条字符线(word line)22，而本实施例的字符线22可为埋入式字符线(buried word line)，但并不以此为限。字符线22可利用埋入方式形成于半导体基底10与浅沟槽隔离11中，字符线22与半导体基底10之间可形成一栅极介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的栅极介电层21、字符线22以及字符线盖层23可通过先于半导体基底10以及浅沟槽隔离11中形成多个沟槽，再于沟槽中依序形成栅极介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，栅极介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝(Al)、钨(W)、铜(Cu)、钛铝合金(TiAl)或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

然后，在半导体基底10上形成多个位线结构30。在一些实施例中，各位线结构30可沿一第一方向D1延伸，各字符线22可沿一第二方向D1延伸，而各主动区12可沿不同于第一方向D1与第二方向D2的一斜向方向延伸，但并不以此为限。各位线结构30与对应的主动区12接触，而位线结构30与非对应的主动区12之间可通过一介电层13形成电性隔离。各位线结构30可包括于一垂直方向D3上依序堆叠的一接触插塞31、一低电阻层32以及一位线盖层33。接触插塞31可包括含硅的导电材料例如多晶硅或非晶硅，低电阻层32可包括电阻率相对较低的材料例如铝、钨、铜、钛铝合金或其他适合的低电阻导电材料，而位线盖层33可包括绝缘材料例如氮化硅，但并不以此为限。此外，接触插塞31与低电阻层32之间也可视需要设置阻障层(未绘示)。阻障层的材料可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料。此外，位线结构30可还包括一间隙子34形成于接触插塞31、低电阻层32以及位线盖层33的侧壁上。

接着，如图13与图14所示，在多个位线结构30之间形成多个存储节点接触40C，且各存储节点接触40C形成于多个主动区12中的其中一个上。本实施例的存储节点接触40C的形成方法可包括但并不限于下列步骤。首先，如图7与图8所示，在半导体基底10上形成多个导电图案40P，各导电图案40P形成且跨设于多个位线结构30中的其中至少一个上。举例来说，本实施例的各导电图案40P可沿第二方向D2延伸而跨设于多个位线结构30上，但并不以此为限。在一些实施例中，各导电图案40P也可仅跨设于一个位线结构30上。然后，如图13与图14所示，对导电图案40P进行一回蚀刻制作工艺(例如图14中所示的第二回蚀刻制作工艺92)，用以降低导电图案40P于垂直方向D3上的高度并形成存储节点接触40C。

本实施例的导电图案40P的形成方法可包括但并不限于下列步骤。首先，如图3与图4所示，在半导体基底10以及位线结构30上形成一导电层40，且部分的导电层40形成于多个位线结构30之间。本实施例的导电层可包括一含硅导电层例如非晶硅层、多晶硅层或其他适合的非硅导电层。值得说明的是，在导电层40形成之前，与导电图案40P对应的主动区12上的其他材料层(例如上述的介电层13)可先被移除以暴露出部分的主动区12，使得导电层40可与对应的主动区12接触。然后，如图5至图8所示，对导电层40进行图案化，用以形成多个导电图案40P，且各导电图案40P部分形成于两个相邻的位线结构30之间。在一些实施例中，可利用于导电层40上形成一图案化掩模层49，并以图案化掩模层49当作一蚀刻掩模对导电层40进行一蚀刻制作工艺而形成导电图案40P，但本发明并不以此为限。在一些实施例中，也可视需要使用其他制作工艺方式来对导电层40达到图案化效果而形成导电图案40P。此外，上述的对导电层40进行的蚀刻制作工艺较佳地是对字符线盖层23以及浅沟槽隔离11有较低的蚀刻率，由此避免字符线22受到此蚀刻制作工艺影响。然而，部分的未被导电图案40P覆盖的主动区12可能会被此蚀刻制作工艺部分蚀刻，但并不此为限。

如图13与图14所示，本实施例的制作方法可还包括于导电图案40P之间形成多个隔离图案50S，且隔离图案50S于形成导电图案40P的步骤之后以及第二回蚀刻制作工艺92之前形成。更进一步说明，本实施例的隔离图案50S的形成方法可包括但并不限于下列步骤。首先，如图7至图10所示，在半导体基底10以及导电图案40P上形成一绝缘层50，且部分的绝缘层50形成于多个导电图案40P之间。换句话说，绝缘层50填入导电图案40P之间的沟槽40V中。绝缘层50可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。然后，如图11与图12所示，将于垂直方向D3上位于导电图案40P上的绝缘层50移除，用以暴露出导电图案40P并形成隔离图案50S。在一些实施例中，可利用一回蚀刻制作工艺(例如图12中所示的第一回蚀刻制作工艺91)将于垂直方向D3上位于导电图案40P上的绝缘层50移除而形成隔离图案50S，但本发明并不以此为限。在一些实施例中，也可视需要使用其他方式将于垂直方向D3上位于导电图案40P上的绝缘层50移除而形成隔离图案50S，例如可使用化学机械研磨(chemical mechanical polishing，CMP)制作工艺。此外，由于隔离图案50S形成于导电图案40P之间，故隔离图案50S也可沿第二方向D2延伸，且隔离图案50S可于垂直方向D3上覆盖字符线22。由于隔离图案50S可通过于导电图案40P之间的沟槽中填入绝缘层50而形成，且导电图案40P之间的沟槽暴露出对应的主动区12，故各隔离图案50S与多个主动区12中的至少一个直接接触。

如图11至图14所示，第二回蚀刻制作工艺92于隔离图案50S形成之后进行。换句话说，移除位于导电图案40P上的绝缘层50的步骤于第二回蚀刻制作工艺92之前进行。此外，在垂直方向D3上形成于位线结构30上的导电图案40也可同时被第二回蚀刻制作工艺92移除。因此，在第二回蚀刻制作工艺之后，各存储节点接触40C的一顶面(例如图14中所示的第一顶面T1)于垂直方向D3上低于各隔离图案50S的一顶面(例如图14中所示的第二顶面T2)以及各位线结构30的顶面。之后，可于各存储节点接触40C上形成与其电连接的导电结构(未绘示)，例如存储节点接触垫(storage node contact pad)，而存储节点接触垫与存储节点接触40C之间可视需要形成金属硅化物或/及阻障层，用以降低接触阻抗或/及避免材料之间互相扩散而产生负面影响。

此外，由于上述的用以形成导电图案40P的蚀刻制作工艺较佳未对浅沟槽隔离11产生蚀刻，故多个存储节点接触40C中的至少一个的底面(例如图14中所示的第一底面B1)可与多个隔离图案50S中的至少一个(例如形成于浅沟槽隔离11上的隔离图案50S)的底面(例如图14中所示的第二底面B2)共平面，但并不以此为限。由于隔离图案50S可通过于导电图案40P之间的沟槽中填入绝缘层50而形成，故各存储节点接触40C形成于两个相邻的隔离图案50S之间且与此两个隔离图案50S直接接触。此外，各存储节点接触40C被于第二方向D2上两个相邻的位线结构30以及于第一方向D1上两个相邻的隔离图案50S围绕，且用以形成存储节点接触40C的导电层于位线结构30形成之后才形成，故各存储节点接触40C于第二方向D2上的宽度可由两相邻的位线结构30之间的距离所定义。换句话说，存储节点接触40C可以自对准(self-aligned)的方式形成，且存储节点接触40C的底部线宽可因此达到最大化的效果。

综上所述，在本发明的半导体存储装置的制作方法中，存储节点接触的形成方式先形成导电图案再于导电图案之间形成隔离图案。相较于先形成隔离图案再于隔离图案的间隙中填入导电图案以形成存储节点接触的制作方法，本发明的制作方法可不需形成用以定义隔离图案的图案化氧化物层，故也不需要进行将此图案化氧化物层移除的蚀刻步骤，因此可避免移除图案化氧化物层的蚀刻步骤对于其他材料层造成不良的影响。基于上述原因，本发明的制作方法具有制作工艺简化的优点，且对于产品的制作工艺良率提升有正面帮助。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。