MOS晶体管的制作方法

本实用新型涉及半导体器件，特别涉及MOS晶体管。

背景技术：

随着科技发展，为了提高电子器件的工作性能，需要不断提高芯片中晶体管的集成密度，也就是需要不断减小晶体管的尺寸。然而，本发明的发明人发现，当晶体管尺寸降低到10nm以下时，在沟道区中的低浓度随机掺杂(如图1所示)会使得晶体管之间的差异性变得突出，导致晶体管的性能存在波动，也即是随机掺杂波动性(RDF)。对于商业化的电子器件来说，晶体管的性能随机波动会是非常严重的缺陷。晶体管沟道区中的低浓度随机掺杂会导致晶体管栅极阈值电压产生波动，也即是会导致晶体管的开通状态的栅极电压不稳定，使得晶体管性能不稳定。同时随着晶体管尺寸的减小，沟道区的长度也不断减小，随机掺杂的沟道区关闭状态下的漏电流也会越来越大，严重影响到晶体管的性能。

技术实现要素：

本实用新型的目的在于提供一种MOS晶体管，在降低晶体管尺寸的同时，保证稳定的晶体管性能并降低晶体管的关态漏电流。

为解决上述技术问题，本实用新型的实施方式公开了一种MOS晶体管，包括衬底、栅极、源极和漏极，栅极位于源极与漏极之间的衬底表面上，MOS晶体管还包括掺杂区，掺杂区位于源极与漏极之间的衬底内，掺杂区与栅极的界面为衬底表面，掺杂区的位置相比于源极和漏极更靠近源极与漏极之间的中间位置，掺杂区的宽度小于源极与漏极之间的沟道长度。

本实用新型实施方式与现有技术相比，主要区别及其效果在于：

在本实用新型的MOS晶体管中，在源极与漏极之间的栅极下方的特定位置设置一掺杂区，固定了掺杂位置之后，MOS晶体管性能不再出现沟道区随机掺杂时所带来的波动性，使得MOS晶体管的性能更加稳定并且降低了MOS晶体管的关态漏电流。

附图说明

图1是现有MOS晶体管的结构示意图。

图2是本实用新型第一实施方式中一种MOS晶体管的结构示意图。

图3是本实用新型第一实施方式中一种MOS晶体管的结构示意图。

图4是本实用新型第一实施方式中一种MOS晶体管的结构示意图。

图5是本实用新型第一实施方式中MOS晶体管在关闭状态下的沟道电导率的曲线示意图。

图6是本实用新型第一实施方式中MOS晶体管在关闭状态下的沟道电导率的曲线示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的实施方式作进一步地详细描述。

本实用新型第一实施方式涉及一种MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管。图2是该MOS晶体管的结构示意图。如图2所示，该MOS晶体管包括衬底4、栅极2、源极1和漏极3，栅极2位于源极1与漏极3之间的衬底表面上，

上述MOS晶体管还包括掺杂区5，掺杂区5位于源极1与漏极3之间的衬底4内，掺杂区5与栅极2的界面为衬底表面，掺杂区5的位置相比于源极1和漏极3更靠近源极1与漏极3之间的中间位置，掺杂区5的宽度d小于源极与漏极之间的沟道长度。

优选地，掺杂区位于源极与漏极之间的中间位置，和/或掺杂区的宽度在沟道长度的五分之一与十分之一之间。在本实施方式中，掺杂区的深度大于源极和漏极的深度。可以理解，在本实用新型的其他实施方式，根据实际需要，掺杂区的深度也可以小于或等于源极和漏极的深度，不限于图2所示。

图3和图4分别示出了衬底为硅(Si)的MOS晶体管的两个具体实例。如图3和图4所示，上述MOS晶体管为NMOS晶体管时，掺杂区为P型掺杂区(例如硼掺杂)；上述MOS晶体管为PMOS晶体管时，掺杂区为N型掺杂区(例如磷掺杂)。由图3和图4可以看到，源极和漏极之间的整个沟道区分为两个部分：精确掺杂区域和完全不掺杂区域。通过减小掺杂区域的体积，可以使得在所掺杂区域内的掺杂元素分布更加均匀，使得MOS晶体管的栅极阈值电压波动减小，从而MOS晶体管的性能更加稳定。可以理解，在衬底中掺杂硼或磷元素以形成P型或N型掺杂区是本领域技术人员所熟知的，掺杂后的掺杂区中的材料为已知材料。此外，可以理解，MOS晶体管可以为增强型MOS晶体管或耗尽型MOS晶体管，根据MOS晶体管的类型不同，掺杂区的半导体类型也可以与源极和漏极相同，并不限于图3和图4所示。

此外，通过调整掺杂区在沟道区中的位置，可以精确控制沟道区关闭状态下的漏电流。图5和图6分别示出了MOS晶体管在关闭状态下的沟道电导率的曲线示意图，其中实线为图3和图4所示的MOS晶体管在关闭状态下的沟道电导率关于掺杂区位置的变化，虚线为掺杂区不固定的传统MOS晶体管在关闭状态下的沟道电导率。由图5和图6可以看到，当掺杂区位于沟道区的中间位置时，沟道区关闭状态下的电导率最小，对应的漏电流最小，此时比随机掺杂的传统沟道区的漏电流小了近一个量级。因此，本实用新型的MOS晶体管结构在降低晶体管尺寸时，可以保证稳定的MOS晶体管性能，并实现可调控的MOS晶体管关闭态的漏电流。

需要注意的是，MOS晶体管的衬底、栅极、源极和漏极的材料和掺杂配置是本领域技术人员所熟知的，在此不作赘述。

在本实用新型的MOS晶体管中，在源极与漏极之间的栅极下方的特定位置设置一掺杂区，固定了掺杂位置之后，MOS晶体管性能不再出现随机掺杂区所带来的波动性，使得MOS晶体管的性能更加稳定并且降低了MOS晶体管的关态漏电流。

需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本实用新型的某些优选实施方式，已经对本实用新型进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。