半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

由于集成电路的集成度越来越高，器件的尺寸越来越小。随着半导体器件向高密度和小尺寸发展，金属-氧化物-半导体(MOS)器件是主要的驱动力。其中，互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的最主要的基本单元之一，CMOS晶体管电路中包含PMOS晶体管与NMOS晶体管，而每一个PMOS(NMOS)晶体管都位于掺杂阱区(well)上，且都由栅极(Gate)两侧衬底中p型(n型)极/漏极区以及源极区与漏极区间的沟道(Channel)构成。

现有技术中，通常通过控制栅氧化层、沟道区域、阱区域、源/漏延伸区的掺杂形状、袋形注入(pocket implant)区以及源/漏极注入形状和热预算等等来获得预料性能的PMOS(NMOS)晶体管。为保证得到所需要的PMOS(NMOS)晶体管，最常见的是改变离子注入类型、能量和剂量，以及改变栅氧化层厚度两种方式，但是无论哪种方法，都需要增加阱区。而形成阱区需要用到不同的光罩和相应的显影、光刻工艺来定义不同的器件区域，使得整个半导体结构的制作工艺变得更加复杂。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以简化工艺步骤，提高工艺效率。

为解决上述问题，本发明提供一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成第一有源区、第二有源区、第三有源区和第四有源区；

同时在所述第一有源区和第二有源区形成中压P型阱区；同时在所述第三有源区和第四有源区形成中压N型阱区；

在所述第一有源区上形成第一栅极结构，在所述第二有源区上形成第二栅极结构，在所述第三有源区上形成第三栅极结构，在所述第四有源区上形成第四栅极结构；

以所述第一栅极结构为掩模，对所述第一有源区掺杂以形成第一轻掺杂漏区；以所述第二栅极结构为掩模，对所述第二有源区掺杂以形成第二轻掺杂漏区；以所述第三栅极结构为掩模，对所述第三有源区掺杂以形成第三轻掺杂漏区；

在所述第一栅极结构和第二栅极结构两侧的所述半导体衬底内形成N型重掺杂区；在所述第三栅极结构和第四栅极结构两侧的所述半导体衬底内形成P型重掺杂区。

可选的，同时对所述第二有源区和第三有源区掺杂以分别形成所述第二轻掺杂漏区和第三轻掺杂漏区。

可选的，同时在所述第一栅极结构和第二栅极结构两侧的所述半导体衬底内形成所述N型重掺杂区；同时在所述第三栅极结构和第四栅极结构两侧的所述半导体衬底内形成所述P型重掺杂区。

可选的，采用第一离子注入形成所述中压P型阱区，所述第一离子注入分两次进行，第一次注入采用的注入离子为硼离子，采用的注入剂量范围为1E12atom/cm²～2.5E12atom/cm²，采用的注入能量范围为90KeV～110KeV；第二次注入采用的注入离子为氟化硼离子，采用的注入剂量范围为1E12atom/cm²～2.5E12atom/cm²，采用的注入能量范围为10KeV～20KeV。

可选的，采用第二离子注入形成所述中压N型阱区，所述第二离子注入采用的注入剂量范围为1E12atom/cm²～3E12atom/cm²，所述第二离子注入采用的注入能量范围为70KeV～100KeV。

可选的，采用第三离子注入形成所述第一轻掺杂漏区，所述第三离子注入采用的注入剂量范围为1E13atom/cm²～2.5E13atom/cm²，所述第三离子注入采用的注入能量范围为20KeV～30KeV。

可选的，采用第四离子注入形成所述第二轻掺杂漏区和第三轻掺杂漏区，所述第四离子注入采用的注入剂量范围为8E12atom/cm²～1E13atom/cm²，所述第四离子注入采用的注入能量范围为60KeV～85KeV。

可选的，采用第五离子注入形成所述N型重掺杂区，所述第五离子注入采用的离子为砷离子，所述第五离子注入采用的注入剂量范围为4.5E15atom/cm²～5.5E15atom/cm²，所述第五离子注入采用的注入能量范围为55KeV～65KeV；采用第六离子注入形成所述P型重掺杂区，所述第六离子注入采用的离子为硼离子，所述第六离子注入采用的注入剂量范围为1E13atom/cm²～3E13atom/cm²，所述第六离子注入采用的注入能量范围为10KeV～20KeV。

可选的，在所述第五离子注入之后，采用第七离子注入形成第二N型重掺杂区，所述第七离子注入采用的离子为磷离子，所述第七离子注入采用的注入剂量范围为1E14atom/cm²～2E14atom/cm²，所述第七离子注入采用的注入能量范围为45KeV～55KeV；在所述第六离子注入之后，采用第八离子注入形成第二P型重掺杂区，所述第八离子注入采用的离子为氟化硼离子，所述第八离子注入采用的注入剂量范围为1E13atom/cm²～3E13atom/cm²，所述第八离子注入采用的注入能量范围为15KeV～25KeV。

为解决上述问题，本发明还提供了一种半导体结构，包括位于半导体衬底上的：

第一有源区，具有中压P型阱区和位于所述中压P型阱区上的第一栅极结构，所述第一栅极结构两侧下方的所述中压P型阱区内具有第一轻掺杂漏区和N型重掺杂区；

第二有源区，具有中压P型阱区和位于所述中压P型阱区上的第二栅极结构，所述第二栅极结构两侧下方的所述中压P型阱区内具有第二轻掺杂漏区和N型重掺杂区；

第三有源区，具有中压N型阱区和位于所述中压N型阱区上的第三栅极结构，所述第三栅极结构两侧下方的所述中压N型阱区内具有第三轻掺杂漏区和N型重掺杂区；

第四有源区，具有中压N型阱区和位于所述中压N型阱区上的第三栅极结构，所述第三栅极结构两侧下方的所述中压N型阱区内具有N型重掺杂区。

可选的，所述第二轻掺杂漏区与所述第三轻掺杂漏区的掺杂剂量相同。

可选的，所述中压P型阱区的掺杂离子包括硼离子和氟化硼离子，所述硼离子的掺杂剂量范围为1E12atom/cm²～2.5E12atom/cm²，所述氟化硼离子的掺杂剂量范围为1E12atom/cm²～2.5E12atom/cm²。

可选的，所述中压N型阱区的掺杂剂量范围为1E12atom/cm²～3E12atom/cm²。

可选的，所述第一轻掺杂漏区的掺杂剂量范围为1E13atom/cm²～2.5E13atom/cm²。

可选的，所述第二轻掺杂漏区的掺杂剂量范围为8E12atom/cm²～1E13atom/cm²。

可选的，所述N型重掺杂区的掺杂剂量范围为4.5E15atom/cm²～5.5E15atom/cm²，所述P型重掺杂区的掺杂剂量范围为1E13atom/cm²～3E13atom/cm²。

可选的，还包括第二N型重掺杂区和第二P型重掺杂区，所述第二N型重掺杂区的掺杂剂量范围为1E14atom/cm²～2E14atom/cm²，所述第二P型重掺杂区的掺杂剂量范围为1E12atom/cm²～2.5E12atom/cm²。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，在半导体衬底上形成第一有源区、第二有源区、第三有源区和第四有源区后，同时在所述第一有源区和第二有源区形成中压P型阱区，并同时在所述第三有源区和第四有源区形成中压N型阱区，然后，再进行后续步骤。由于同时在所述第一有源区和第二有源区形成中压P型阱区，并同时在所述第三有源区和第四有源区形成中压N型阱区，因此，可以相应地减少至少两个光刻工艺，从而节省工艺步骤，节省工艺时间，提高工艺效率，降低工艺成本。

进一步，仅在第一有源区、第二有源区和第三有源区形成轻掺杂漏区， 而在第四有源区上没有形成轻掺杂漏区，并且第二有源区和第三有源区的轻掺杂漏区采用同时形成的方式进行，因此，只需要进行两次轻掺杂漏注入。相比现有方法相应需要进行四次轻掺杂漏注入而言，进一步节省工艺步骤，节省工艺时间，提高工艺效率，降低工艺成本。

附图说明

图1至图4是现有半导体结构的形成方法对应的结构示意图；

图5至图16是本发明实施例所提供的半导体结构的形成方法各步骤对应的结构示意图。

具体实施方式

为了形成具有1.8V的NMOS晶体管和PMOS晶体管，并且同时具有5V的NMOS晶体管和PMOS晶体管的半导体结构(所述各电压为MOS晶体管的工作电压)，现有方法通常需要将1.8V的NMOS晶体管和1.8V的PMOS分别形成在P阱区和N阱区，而5V的NMOS晶体管和PMOS晶体管分别形成在中压P型阱区和中压N型阱区中，因此，对应的现有半导体结构的形成方法通常包括如下步骤，请结合参考图1至图4：

提供半导体衬底100；

在半导体衬底100上形成第一有源区(未标注，如图1所示)、第二有源区(未标注，如图2所示)、第三有源区(未标注，如图3所示)和第四有源区(未标注，如图4所示)；

在第一有源区形成P阱区110(P well，简称为PW)；

在第二有源区形成中压P型阱区120(middle voltage P well，简称为MVPW)；

在第三有源区形成N阱区130(P well，简称为PW)；

在第四有源区形成中压N型阱区140(middle voltage N well，简称为MVNW)；

在第一有源区的P阱区110上形成第一栅极结构，第一栅极结构包括第一栅介质层111和第一栅极112；

在第二有源区的中压P型阱区120上形成第二栅极结构，第二栅极结构包括第二栅介质层121和第二栅极122；

在第三有源区的N阱区130上形成第三栅极结构，第三栅极结构包括第三栅介质层131和第三栅极132；

在第四有源区的中压N型阱区140上形成第四栅极结构，第四栅极结构包括第四栅介质层141和第四栅极142；

以第一栅极结构为掩模，对第一栅极结构两侧下方的半导体衬底100进行掺杂以形成第一轻掺杂漏区113；

以第二栅极结构为掩模，对第二栅极结构两侧下方的半导体衬底100进行掺杂以形成第二轻掺杂漏区123；

以第三栅极结构为掩模，对第三栅极结构两侧下方的半导体衬底100进行掺杂以形成第三轻掺杂漏区133；

以第四栅极结构为掩模，对第四栅极结构两侧下方的半导体衬底100进行掺杂以形成第四轻掺杂漏区143；

在第一栅极结构两侧形成第一侧墙114，并且以第一侧墙114和第一栅极结构为掩模，对第一栅极结构两侧下方的半导体衬底100内形成N型重掺杂区115；

在第二栅极结构两侧形成第二侧墙124，并且以第二侧墙124和第二栅极结构为掩模，对第二栅极结构两侧下方的半导体衬底100内形成N型重掺杂区125；

在第三栅极结构两侧形成第三侧墙134，并且以第三侧墙134和第三栅极结构为掩模，对第三栅极结构两侧下方的半导体衬底100内形成N型重掺杂区135；

在第四栅极结构两侧形成第四侧墙144，并且以第四侧墙144和第四栅极结构为掩模，对第四栅极结构两侧下方的半导体衬底100内形成N型重掺杂区145；

此外，还可以在P阱区110形成P型重掺杂区116，在中压P型阱区120 形成P型重掺杂区126，在N阱区130形成N型重掺杂区136，在中压N型阱区140形成N型重掺杂区146。

上述现有方法中，需要制作四个不同的阱区，并且，需要进行四次不同的轻掺杂漏注入工艺，以在四个不同的轻掺杂漏区，因此，整个过程步骤多且成本高。

为此，本发明提供一种新的半导体结构及其形成方法，所述半导体结构的形成方法中，在半导体衬底上形成第一有源区、第二有源区、第三有源区和第四有源区后，同时在所述第一有源区和第二有源区形成中压P型阱区，并同时在所述第三有源区和第四有源区形成中压N型阱区，然后，再进行后续步骤。由于同时在所述第一有源区和第二有源区形成中压P型阱区，并同时在所述第三有源区和第四有源区形成中压N型阱区，因此，可以相应地减少至少两个光刻工艺，从而节省工艺步骤，节省工艺时间，提高工艺效率，降低工艺成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种半导体结构的形成方法，请结合参考图5至图16。

本实施例以形成这样的半导体结构为例：具有1.8V的NMOS晶体管和PMOS晶体管，并且同时具有5V的NMOS晶体管和PMOS晶体管。需要说明的是，本发明的其它实施例中，也可以适用于其它情况的半导体结构，例如：具有不满3V的NMOS晶体管和PMOS晶体管，并且同时具有3V～10V的NMOS晶体管和PMOS晶体管。

请参考图5至图8，提供半导体衬底200。

本实施例中，半导体衬底200为硅衬底，其它实施例中，也可以为其它适合材料的衬底。本实施例中，提供P型掺杂的半导体衬底200(P substrate，简称Psub)。

请参考图5至图8，在半导体衬底200上形成第一有源区(请参考图5)、第二有源区(请参考图6)、第三有源区(请参考图7)和第四有源区(请参考图8)。

需要说明的是，所述第一有源区、第二有源区、第三有源区和第四有源区均位于半导体衬底200上，只是为显示的方便和清楚而将它们分别显示在四张图中。

本实施例中，可以采用各浅沟槽隔离结构(STI，未标注)将各个不同的有源区隔离。浅沟槽隔离结构的制作过程为现有技术，在此不再赘述。

请参考图5至图6，同时在第一有源区和第二有源区形成中压P型阱区。具体的，分别在第一有源区形成中压P型阱区210，在第二有源区形成中压P型阱区220。

本实施例中，在第一有源区和第二有源区形成中压P型阱区的过程可以为：采用旋涂等工艺，在半导体衬底200上形成光刻胶，所述光刻胶覆盖第一有源区、第二有源区、第三有源区和第四有源区，所述光刻胶的厚度比较大，以用于阻挡后续的离子注入，然后采用光罩对所述光刻胶进行曝光，在曝光后，采用相应的显影液对光刻胶进行显影，以去除位于第一有源区和第二有源区上的所述光刻胶，从而暴露第一有源区和第二有源区表面，再采用第一离子注入对第一有源区和第二有源区进行掺杂，从而在第一有源区和第二有源区形成相应的中压P型阱区。

需要说明的是，中压P型阱区是指能够运用于3V～10V的NMOS晶体管的阱区。

本实施例中，采用所述第一离子注入形成中压P型阱区210和中压P型阱区220，所述第一离子注入分两次进行，第一次注入采用的注入离子为硼离子，采用的注入剂量范围为1E12atom/cm²～2.5E12atom/cm²，采用的注入能量范围为90KeV～110KeV。第二次注入采用的注入离子为氟化硼离子，采用的注入剂量范围为1E12atom/cm²～2.5E12atom/cm²，采用的注入能量范围为10KeV～20KeV。

需要说明的是，现有方法在形成相应的中压P型阱区时，通常仅采用一次注入，并且采用的注入离子为硼离子。然而，硼离子本身具有较强的扩散作用，通过这种方法形成的中压P型阱区通常较不稳定。而本实施例中，采用两次注入的方法形成相应的中压P型阱区，并且，第二次注入时，采用扩 散作用弱的氟化硼离子，从而形成性能稳定的中压P型阱区，提高了最终形成的所述半导体结构的可靠性。

请参考图7至图8，同时在第三有源区和第四有源区形成中压N型阱区。具体的，分别在第三有源区形成中压N型阱区230，在第四有源区形成中压N型阱区240。

本实施例中，在第三有源区和第四有源区形成中压N型阱区的过程可以为：采用旋涂等工艺，在半导体衬底200上形成光刻胶，所述光刻胶覆盖第一有源区、第二有源区、第三有源区和第四有源区，所述光刻胶的厚度比较大，以用于阻挡后续的离子注入；然后采用光罩对所述光刻胶进行曝光，在曝光后，采用相应的显影液对光刻胶进行显影，以去除位于第三有源区和第四有源区上的所述光刻胶，从而暴露第三有源区和第四有源区表面，再采用第二离子注入对第三有源区和第四有源区进行掺杂，从而在第三有源区和第四有源区形成相应的中压N型阱区。

需要说明的是，中压N型阱区是指能够运用于3V～10V的PMOS晶体管的阱区。

本实施例中，采用所述第二离子注入形成中压N型阱区230和中压N型阱区240，所述第二离子注入采用的注入剂量范围为1E12atom/cm²～3E12atom/cm²，第二离子注入采用的注入能量范围为70KeV～100KeV。

需要说明的是，形成上述各中压P型阱区和各中压N型阱区的形成过程除了上述离子注入过程外，通常还包括相应的退火工艺，具体的，可以在上述第一离子注入和第二离子注入之后，一并对所述第一有源区、第二有源区、第三有源区和第四有源区进行退火工艺，所述退火工艺的过程可以为：在600～1000℃的H₂环境中加热，以修复在离子注入过程中，造成的硅衬底表面晶体损伤，并且使注入杂质(离子)的电激活。所述退火过程同时会造成杂质的进一步扩散，因此可以采用快速加热工艺(快速热退火工艺)，从而减少杂质的扩散。

请参考图9，在第一有源区(的中压P型阱区210)上形成第一栅极结构， 第一栅极结构包括第一栅介质层211和第一栅极212。

请参考图10，在第二有源区(的中压P型阱区220)上形成第二栅极结构，第二栅极结构包括第二栅介质层221和第二栅极222。

请参考图11，在第三有源区(的中压N型阱区230)上形成第三栅极结构，第三栅极结构包括第三栅介质层231和第三栅极232。

请参考图12，在第四有源区(的中压N型阱区240)上形成第四栅极结构，第四栅极结构包括第四栅介质层241和第四栅极242。

本实施例中，所述第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构的形成过程为本领域技术人员所熟知，在此不再赘述。

请参考图9，以第一栅极结构为掩模，对第一有源区掺杂以形成第一轻掺杂漏区213。

本实施例中，形成第一轻掺杂漏区213的过程可以为：采用旋涂等工艺，在半导体衬底200上形成光刻胶，所述光刻胶覆盖第一有源区、第二有源区、第三有源区和第四有源区；然后采用光罩对所述光刻胶进行曝光，在曝光后，采用相应的显影液对光刻胶进行显影，以去除位于第一有源区上的所述光刻胶，从而暴露第一有源区，再以所述第一栅极结构为自对准掩模，采用第三离子注入对第一有源区进行掺杂，从而在第一有源区形成相应的第一轻掺杂漏区213。

需要说明的是，在以所述第一栅极结构作为第一轻掺杂漏区213的自对准掩模之前，可以在所述第一栅极结构两侧的表面形成厚度较小的氧化层(未示出)，所述氧化层作为偏移侧墙，参与相应的轻掺杂漏注入工艺，即所述第三离子注入。

本实施例中，采用所述第三离子注入形成第一轻掺杂漏区，所述第三离子注入采用的注入剂量范围为1E13atom/cm²～2.5E13atom/cm²，所述第三离子注入采用的注入能量范围为20KeV～30KeV。

请参考图10，以第二栅极结构为掩模，对第二有源区掺杂以形成第二轻掺杂漏区223。

请参考图11，以第三栅极结构为掩模，对第三有源区掺杂以形成第三轻掺杂漏区233。

并且，本实施例中，同时对第二有源区和第三有源区掺杂以分别形成第二轻掺杂漏区223和第三轻掺杂漏区233。

本实施例中，由于同时对第二有源区和第三有源区掺杂以形成相应的轻掺杂区，因此，节省了一次光刻胶的形成步骤，以及相应的曝光和显影步骤，因此，进一步节省了工艺步骤，节省了工艺时间，提高了工艺效率，降低了工艺成本。

需要说明的是，其它实施例中，第二轻掺杂漏区223和第三轻掺杂漏区233也可以分别形成。

本实施例中，采用第四离子注入形成第二轻掺杂漏区223和第三轻掺杂漏区233，第四离子注入采用的注入剂量范围为8E12atom/cm²～1E13atom/cm²，第四离子注入采用的注入能量范围为60KeV～85KeV。

请参考图12，本实施例中，未在第四有源区上形成轻掺杂漏区。

根据上述可知，本实施例仅在第一有源区、第二有源区和第三有源区形成轻掺杂漏区，而在第四有源区上没有形成轻掺杂漏区，并且第二有源区和第三有源区的轻掺杂漏区采用同时形成(同时形成表示采用同一工艺形成)的方式进行，因此，只需要进行两次轻掺杂漏注入。相比现有方法相应需要进行四次轻掺杂漏注入而言，本实施例可以进一步节省工艺步骤，节省工艺时间，提高工艺效率，降低工艺成本。

请参考图13至图14，在第一栅极结构和第二栅极结构两侧的半导体衬底200内形成N型重掺杂区。具体的，在第一栅极结构两侧的半导体衬底200内形成N型重掺杂区215，在第二栅极结构两侧的半导体衬底200内形成N型重掺杂区225。

本实施例中，可以同时在第一栅极结构和第二栅极结构两侧的半导体衬底200内形成N型重掺杂区。具体的过程可以为：在第一栅极结构两侧形成第一侧墙214，在第二栅极结构两侧形成第二侧墙224，以所述第一侧墙214为掩模，对第一栅极结构两侧的半导体衬底200进行第五离子注入，形成N 型重掺杂区215，以所述第二侧墙224为掩模，对第二栅极结构两侧的半导体衬底200同样进行所述第五离子注入，形成N型重掺杂区225。

本实施例中，采用所述第五离子注入形成N型重掺杂区，所述第五离子注入采用的离子为砷离子，所述第五离子注入采用的注入剂量范围为4.5E15atom/cm²～5.5E15atom/cm²，所述第五离子注入采用的注入能量范围为55KeV～65KeV。

本实施例中，采用同时形成第一栅极结构和第二栅极结构两侧的N型重掺杂区的方法，节省了一次光刻胶的形成步骤，以及相应的曝光和显影步骤，因此，进一步节省了工艺步骤，节省了工艺时间，提高了工艺效率，降低了工艺成本。需要说明的是，在其它实施例中，第一栅极结构两侧的N型重掺杂区和第一栅极结构两侧的N型重掺杂区可以不同时形成，而采用不同工艺分别形成。

请参考图15至图16，在第三栅极结构和第四栅极结构两侧的半导体衬底200内形成P型重掺杂区。具体的，在第三栅极结构两侧的半导体衬底200内形成P型重掺杂区，在第四栅极结构两侧的半导体衬底200内形成P型重掺杂区。

本实施例中，可以同时在第三栅极结构和第四栅极结构两侧的半导体衬底200内形成P型重掺杂区。具体的过程可以为：在第三栅极结构两侧形成第三侧墙234，在第四栅极结构两侧形成第四侧墙243，以所述第三侧墙234为掩模，对第三栅极结构两侧的半导体衬底200进行第六离子注入，形成N型重掺杂区235，以所述第四侧墙243为掩模，对第四栅极结构两侧的半导体衬底200同样进行所述第六离子注入，形成N型重掺杂区244。

本实施例中，采用所述第六离子注入形成P型重掺杂区，所述第六离子注入采用的离子为硼离子，所述第六离子注入采用的注入剂量范围为1E13atom/cm²～3E13atom/cm²，所述第六离子注入采用的注入能量范围为10KeV～20KeV。

本实施例中，采用同时形成第三栅极结构和第四栅极结构两侧的P型重掺杂区的方法，节省了一次光刻胶的形成步骤，以及相应的曝光和显影步骤， 因此，进一步节省了工艺步骤，节省了工艺时间，提高了工艺效率，降低了工艺成本。需要说明的是，在其它实施例中，第三栅极结构两侧的P型重掺杂区和第四栅极结构两侧的P型重掺杂区可以不同时形成，而采用不同工艺分别形成。

在上述过程中，在第一栅极结构和第二栅极结构两侧的半导体衬底200内形成N型重掺杂区时(请参考图13和图14)，可以同时在第三有源区的中压N型阱区230形成N型重掺杂区236(请参考图15)，并可以同时在第四有源区的中压N型阱区240形成N型重掺杂区245(请参考图16)。N型重掺杂区236用于第三有源区的中压N型阱区230的控制。N型重掺杂区245用于第四有源区的中压N型阱区240的控制。

同样的，在上述过程中，在第三栅极结构和第四栅极结构两侧的半导体衬底200内形成P型重掺杂区时(请参考图15和图16)，可以同时在第一有源区的中压P型阱区210形成P型重掺杂区216(请参考图13)，并可以同时在第二有源区的中压P型阱区220形成P型重掺杂区226(请参考图14)。P型重掺杂区216用于第一有源区的中压P型阱区210的控制。P型重掺杂区226用于第二有源区的中压P型阱区220的控制。

需要说明的是，其它实施例中，在第五离子注入之后，可以采用第七离子注入形成第二N型重掺杂区(未示出)，第七离子注入采用的离子为磷离子，第七离子注入采用的注入剂量范围为1E14atom/cm²～2E14atom/cm²，第七离子注入采用的注入能量范围为45KeV～55KeV。所述第七离子注入所形成的第二N型重掺杂区能够降低沟道区的电场(相当于起到轻掺杂漏区的作用)，并进而避免短沟道效应与热载流子效应的发生。

需要说明的是，其它实施例中，在第六离子注入之后，可以采用第八离子注入形成第二P型重掺杂区(未示出)，第八离子注入采用的离子为氟化硼离子，第八离子注入采用的注入剂量范围为1E13atom/cm²～3E13atom/cm²，第八离子注入采用的注入能量范围为15KeV～25KeV。增加所述第七离子注入和第八离子注入，可以让第七离子注入和第八离子注入的离子分布均匀，并扩散开来，从而使得相应位置的电场不会因为有突出的地方而产生崩溃，从而能够降低沟道区的电场。例如对于所述第四有源区进行所述第八离子注入而 言，所形成的第二P型重掺杂区可以起到相应的轻掺杂漏注入区的作用，从而消除第四有源区未形成轻掺杂漏注入区带来的不利影响。并且，由于仅是增加一道离子注入，因此，整个过程中，不需要增加相应的光刻胶形成和曝光显影工艺。

经过上述过程，本实施例所提供的形成方法形成了以下结构：具有1.8V的NMOS晶体管和5.0V的NMOS晶体管，并且具有1.8V的PMOS晶体管和5.0V的PMOS晶体管的半导体结构。其中，所述第一有源区形成了1.8V的NMOS晶体管，所述第二有源区形成了5.0V的NMOS晶体管，所述第三有源区形成了1.8V的PMOS晶体管，所述第四有源区形成了5.0V的PMOS晶体管。

所述形成方法中，同时在所述第一有源区和第二有源区形成中压P型阱区210和中压P型阱区220，并同时在所述第三有源区和第四有源区形成中压N型阱区230和中压N型阱区240，然后，再进行后续步骤。由于同时在所述第一有源区和第二有源区形成相应的中压P型阱区，并同时在所述第三有源区和第四有源区形成相应的中压N型阱区，因此，可以相应地减少至少两个光刻工艺，从而节省工艺步骤，节省工艺时间，提高工艺效率，降低工艺成本。

本发明实施例还提供了一种半导体结构，请结合参考图13至图16。

所述半导体结构包括位于半导体衬底200上的第一有源区(请参考图13)、第二有源区(请参考图14)、第三有源区(请参考图15)和第四有源区(请参考图16)。

请参考图13，所述第一有源区具有中压P型阱区210和位于中压P型阱区上的第一栅极结构，第一栅极结构包括第一栅介质层211和第一栅极212，第一栅极结构两侧还具有第一侧墙213，第一栅极结构两侧下方的中压P型阱区210内具有第一轻掺杂漏区213和N型重掺杂区215。此外，中压P型阱区210还具有与其它重掺杂区隔离的P型重掺杂区216。所述各结构的形成过程可参考前述实施例相应内容。

请参考图14，所述第二有源区，具有中压P型阱区220和位于中压P型 阱区220上的第二栅极结构，第二栅极结构包括第二栅介质层221和第二栅极222，第二栅极结构两侧还具有第二侧墙223，第二栅极结构两侧下方的中压P型阱区220内具有第二轻掺杂漏区224和N型重掺杂区225。此外，中压P型阱区220还具有与其它重掺杂区隔离的P型重掺杂区226。所述各结构的形成过程可参考前述实施例相应内容。

本实施例中，上述中压P型阱区的掺杂离子包括硼离子和氟化硼离子，硼离子的掺杂剂量范围为1E12atom/cm²～2.5E12atom/cm²，氟化硼离子的掺杂剂量范围为1E12atom/cm²～2.5E12atom/cm²。

本实施例中，第一轻掺杂漏区的掺杂剂量范围为1E13atom/cm²～2.5E13atom/cm²。

请参考图15，所述第三有源区，具有中压N型阱区230和位于中压N型阱区230上的第三栅极结构，第三栅极结构包括第三栅介质层231和第三栅极232，第三栅极结构两侧还具有第三侧墙233，第三栅极结构两侧下方的中压N型阱区内具有第三轻掺杂漏区234和P型重掺杂区235。此外，中压N型阱区230还具有与其它重掺杂区隔离的N型重掺杂区236。所述各结构的形成过程可参考前述实施例相应内容。

请参考图16，所述第四有源区，具有中压N型阱区240和位于中压N型阱区240上的第四栅极结构，第四栅极结构包括第四栅介质层241和第四栅极242，第四栅极结构两侧还具有第四侧墙243，第四栅极结构两侧下方的中压N型阱区240内具有P型重掺杂区244，所述第四有源区还具有。此外，中压N型阱区240还具有与其它重掺杂区隔离的N型重掺杂区245所述各结构的形成过程可参考前述实施例相应内容。

本实施例中，上述中压N型阱区的掺杂剂量范围为1E12atom/cm²～3E12atom/cm²。

本实施例中，第二轻掺杂漏区与第三轻掺杂漏区的掺杂剂量相同。

本实施例中，第二轻掺杂漏区的掺杂剂量范围为8E12atom/cm²～1E13atom/cm²。

本实施例中，各N型重掺杂区的掺杂剂量范围为 4.5E15atom/cm²～5.5E15atom/cm²，各P型重掺杂区的掺杂剂量范围为1E13atom/cm²～3E13atom/cm²。

需要说明的是，在其它实施例中，所述半导体结构还可以包括第二N型重掺杂区和第二P型重掺杂区，第二N型重掺杂区的掺杂剂量范围为1E14atom/cm²～2E14atom/cm²，第二P型重掺杂区的掺杂剂量范围为1E12atom/cm²～2.5E12atom/cm²。

本实施例所提供的半导体结构中，具有1.8V的NMOS晶体管和5.0V的NMOS晶体管，并且具有1.8V的PMOS晶体管和5.0V的PMOS晶体管。并且，1.8V的NMOS晶体管和5.0V的NMOS晶体管都形成在中压P型阱区，1.8V的PMOS晶体管和5.0V的PMOS晶体管都形成在中压N型阱区，因此简化了结构，并且可以相应地简化制作工艺。

同时，所述半导体结构中，1.8V的NMOS晶体管制作有第一轻掺杂漏区，5.0V的NMOS晶体管和1.8V的PMOS晶体管分别制作有第二轻掺杂漏区和第三轻掺杂漏区，并且第二轻掺杂漏区和第三轻掺杂漏区采用相同工艺形成，而且，5.0V的PMOS晶体管省略形成轻掺杂漏区。因此，可以进一步简化结构，相应地简化制作工艺。

同时，所述半导体结构中，1.8V的NMOS晶体管和5.0V的NMOS晶体管均形成P型重掺杂区，1.8V的PMOS晶体管和5.0V的PMOS晶体管均形成N型重掺杂区，进一步简化了所述半导体结构，简化相应的制作工艺。

本实施例通过各离子注入步骤中，注入剂量和注入能量的控制，使相应的掺杂区域(包括各阱区、轻掺杂漏区和重掺杂区等)具有所需的电性能，从而使最终形成的MOS管能够刚好符合所要求的电性参数，即与采用现有方法形成的电性能相同。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。