用于防止静电放电的半导体器件的制作方法

本申请要求发明人David Marreiro、Yupeng Chen、Steven M.Etter和Umesh Sharma的提交于2015年9月15日的以及标题为“Semiconductor Devices and Methods”的临时美国申请62/219119的优先权，通过引用将该申请合并入本文。

技术领域

本实用新型涉及半导体器件，更具体地涉及用于防止静电放电的半导体器件。

背景技术：

当使带电物体非常接近于不带电或者带相反电荷的器件时，常常发生静电放电(ESD)，尤其如果器件包括导电元件的话。当过剩的电荷载流子开始从带电物体流至器件时，它们引起中间电介质的击穿、降低随后的载流子流的电阻以及能够在非常短的时间尺度(例如，100ns)上出现电荷均衡。在该时间尺度下，相对适度的放电仍然可以提供远超过大多数固态电子设备承受力的电流和电压电平。

例如，以对ESD极度敏感的小尺寸工艺构建用于高速串行数据接口(例如，支持10Gbps以上数据速率的USB 3.0/3.1、HDMI 1.3/1.4)的现代收发器。如果这种收发器受到过高电压持续超过5ns，就可能发生ESD损坏。常规低电压箝位结构(诸如硅(或者半导体)控制整流器(SCR))提供延迟的箝位响应或者需要存在损坏敏感的受保护器件的风险的高触发电压。在这种低电压箝位结构提供低保持电流的情况下，它们还可能易受闩锁故障的影响。其它现有ESD保护结构如果设计有足够低的电容和插入损耗以维持高速串行数据接口的数据完整性，则试图足够快地摆脱过大电压。

技术实现要素：

本实用新型的一个实施例解决的一个技术问题是防止对电路造成ESD损害。

相应地，本文提供了超低电容器件的各种实施例，所述超低电容器件以低接通电压、低电压箝位和高保持电流的对ESD提供超快响应时间。为了释义权利要求的语言，所述器件的至少一些例示性实施例包括：衬底，衬底是第一导电类型的重掺杂半导体；在至少一个区域中具有中间重掺杂掩埋层的衬底上的轻掺杂外延层，外延层和掩埋层具有不同于第一导电类型的第二导电类型；以及所述至少一个区域内的半导体控制整流器(SCR)结构。SCR结构包括，在接地端子与焊盘端子之间：在中度掺杂为具有第二导电类型的第一阱内的重掺杂为具有第一导电类型的第一浅区域，第一浅区域和第一阱形成触发晶体管的发射极-基极结；在中度掺杂为具有第一导电类型的第二阱内的重掺杂为具有第二导电类型的第二浅区域，第二浅区域和第二阱形成锁存晶体管的发射极-基极结，其中第一阱和第二阱由所述外延层的轻掺杂部分隔开；以及PN结，耦合至第一浅区域或者第二浅区域作为正向偏置的串联二极管。

根据本实用新型的一个方面，提供一种用于防止静电放电(ESD)的半导体器件，包括：衬底，所述衬底是第一导电类型的半导体；在所述衬底上的轻掺杂外延层，在至少一个区域中具有中间的重掺杂掩埋层，所述外延层和掩埋层具有不同于第一导电类型的第二导电类型；所述至少一个区域内的半导体控制整流器(SCR)结构。所述SCR结构包括在接地端子与焊盘端子之间的下列：在中度掺杂为具有第二导电类型的第一阱内的重掺杂为具有第一导电类型的第一浅区域，第一浅区域和第一阱形成触发晶体管的发射极-基极结；在中度掺杂为具有第一导电类型的第二阱内的重掺杂为具有第二导电类型的第二浅区域，第二浅区域和第二阱形成锁存晶体管的发射极-基极结，其中第一阱和第二阱被所述外延层的轻掺杂部分隔开；以及PN结，耦合至第一浅区域或者第二浅区域作为正向偏置的串联二极管。

在一个实施例中，所述至少一个区域由延伸穿过所述掩埋层到达所述衬底的一个或者多个隔离沟槽横向地界定。

在一个实施例中，所述掩埋层与所述衬底之间的结充当在所述触发晶体管的所述基极与所述衬底之间反向偏置的齐纳二极管。

在一个实施例中，所述PN结由所述外延层的第二部分内的重掺杂为具有第一导电类型的第三浅区域形成，第三浅区域连接至所述焊盘端子，以及其中第二部分通过第一浅区域与重掺杂为具有第二导电类型的第四浅区域之间的导电迹线耦合至第一浅区域。

在一个实施例中，所述半导体器件还在第一浅区域与第四浅区域之间包括隔离沟槽，所述隔离沟槽延伸穿过第一阱以及所述掩埋层到达所述衬底。

在一个实施例中，所述SCR结构还包括第一阱内的重掺杂为具有第二导电类型的第五浅区域以充当触发节点，其中所述触发节点耦合至触发元件。

在一个实施例中，所述触发元件包括耦合在所述触发节点与所述接地端子之间的低电压穿通(LVPT)器件。

在一个实施例中，所述掩埋层与所述衬底之间的结充当在所述触发晶体管的所述基极与所述衬底之间反向偏置的第一齐纳二极管，以及其中所述触发元件包括击穿电压小于第一齐纳二极管的击穿电压的第二齐纳二极管。

在一个实施例中，所述触发元件在所述轻掺杂外延层的分隔区域内形成，所述分隔区域与所述衬底间具有中间的掩埋层并且被延伸穿过所述掩埋层到所述衬底的一个或者多个隔离沟槽界定。

在一个实施例中，所述半导体器件还包括中度掺杂为具有第一导电类型的第三阱，第三阱插入在第二阱与所述外延层的所述轻掺杂部分之间以增强所述半导体器件的保持电流。

在一个实施例中，第一导电类型是p型以及第二导电类型是n型。

在一个实施例中，第一导电类型是n型以及第二导电类型是p型。

本实用新型的一个实施例实现的技术效果是为电路提供ESD保护。

附图说明

在附图中：

图1是例示性图案化半导体晶片。

图2A-2C是例示性SCR结构的平面视图、剖面和等效电路。

图3是基于SCR的ESD保护器件的例示性电流-电压曲线的图表。

图4A-4B是第一ESD保护器件实施例的剖面和等效电路。

图5A-5D是第二ESD保护器件实施例的平面视图、剖面、等效电路和响应曲线比较。

图6是第三ESD保护器件实施例的剖面。

图7是例示性制造方法的流程图。

为了清楚起见，附图不一定按比例绘制，以及为了例示目的可以放大元件中的一些。另外，尽管为了例示目的，附图通常将器件结构的掺杂区域示出为具有精确的、理想化的边界，但是本领域技术人员将认识到这些区域是通过掺杂剂的扩散和活化形成的，以及相应地可以具有不精确的渐变过渡，尽管不够理想但仍然提供期望功能。

除非在下面另有陈述，不同附图中的相同附图标记指示相同元件或者相同类型的元件。注意，尽管附图和对应详细说明不对本公开进行限制，但是，相反地，它们提供理解落在所附权利要求的范围内的所有修改、等效物和替换方案的基础。

术语

术语“近似地”或者“基本上”指示属性或者参数值预计接近于指定状态或者数量，但是可以有不会影响本公开相关操作原理的一定的合理方差。除非另有说明，认为最多10％的方差(或者在对数尺度的上下文中，最多4倍的方差)是合理的。

术语“导电类型”指的是掺杂半导体中发生电流流动的主要机制，即，通过价带中的空穴(P型)运动还是通过传导带中的电子(N型)运动发生电流流动。本领域技术人员将认识到在下列描述中采用这种术语的情况下，可以通过互换导电类型以获得互补器件。

在下列描述中，采用术语“本征”、“轻掺杂”、“中度掺杂”和“重掺杂”以及“简并(degenerate)”指示相对的掺杂度。这些术语不旨在指示限定的数值范围，而是指示(在对数尺度上)可以允许其上限和下限沿任一方向变化4倍的近似范围。(只要维持不同器件区域的相对浓度，就可以预计操作原理保持不变，即使具有调节的电阻率、阈值电压和电流密度。)

在对硅的描述中，术语“本征”指示10¹⁴原子/cm³或者更小的掺杂剂浓度。“轻掺杂”指示浓度范围在10¹⁴原子/cm³与10¹⁶原子/cm³之间。“中度掺杂”指示浓度范围在10¹⁶原子/cm³与10¹⁸原子/cm³之间，包括端值。“重掺杂”指示浓度范围在10¹⁸原子/cm³与10²⁰原子/cm³之间。“简并”指示足以为金属接触提供欧姆(非整流)连接的掺杂程度(通常大于10²⁰原子/cm³)。注意，对于除硅以外的半导体，这些范围可以变化。

在对电路和器件操作的描述中，如本文使用的词语“在...期间”、“同时”和“当...时”不旨在指示瞬时效应，而是应当理解为允许某个小的但合理的传播延迟。

如果本文使用的术语“第一”、“第二”、“第三”等等仅涉及说明书或者权利要求中的呈现次序，以及不固有地指示任何需要的布置、排列或者序列。相反地，这种术语应当被认为是相似项的可互换名称。

具体实施方式

半导体器件的制造以从半导体晶体切割的晶片开始。晶片充当被应用一系列操作的衬底100。本文描述的序列中的单个操作中的每一个通常在公开文献中被很好地理解和记录，以及可以包括清洗、蚀刻、沉积、掩模、注入、扩散、氧化、金属化和钝化。操作的精确次序(和参数)和掩模的图案化确定所产生的半导体器件的结构。由于每个器件典型地仅占据衬底100的小部分(块或者“管芯”)，因此如图1所示，操作可以被设计为同时产生许多半导体器件102。一旦完成这一序列处理操作，就可以测试和切开(“单切”)单个半导体器件102。随后将所单切的管芯封装以提供使器件102能够容易地并入电子电路中的可焊接引线或者触点。

为了为该电子电路提供ESD保护，器件102可以包括一个或者多个集成电路(IC)结构，用于使ESD电流分流，同时将关联电压限制到可容许的电平。图2A-2C是提供该功能的例示性SCR结构的平面视图、剖面和等效电路。为了清楚起见，图2A所示的平面视图省略了下面描述的金属化层208，但是包括绝缘层205(用交叉影线示出)。区200表示给定器件102内的衬底100的一部分。在衬底200上形成外延层202。通过掩模沉积或者通过围绕岛蚀刻“缘沟(moat)”将例示的层202形成为环形“岛”。

尽管例示为具有环内环布置的环形结构，但是形状并不重要。相反地，结构的操作仅仅受下面描述的半导体区域之间的边界的绝对面积和相对面积的影响。因此，可以考虑其它闭合形状(诸如多边形和矩形)以及“开放”形状(诸如排和分形树)。在每种情况下，可以绘制剖面线2B。图2B示出了所产生的剖面，“缘沟”在左边以及内部在右边。

衬底200被示出为重掺杂p型(P+)半导体，以及可以是例如100或者110取向的硅晶片。(还可以考虑其它衬底材料和掺杂。)重掺杂n型(N+)掩埋层201的前体可以设置为在衬底200上具有图案化注入或者扩散的掺杂剂，该掺杂剂之后从下面扩散到外延层202中。替换地，可以在阶段中形成外延层202，而在早期阶段执行掺杂剂的图案化注入或者扩散以形成掩埋层201。衬底200与掩埋层201之间的结将充当齐纳二极管Z(图2C)。在n型(N-)外延层202邻接p型(P+)衬底200而没有中间掩埋层(在图2B的右边)的情况下，该结将充当常规二极管D1(图2C)。

外延层202的主体是轻掺杂n型(N-)半导体，优选地与衬底材料相匹配。(换句话说，如果衬底是硅，则外延层优选地是硅)。在n型(N-)外延层202的主体内形成中度掺杂的p型阱(P)203，从而限定SCR结构的三个结中的中间结。SCR结构的另外两个结用下列形成：n型(N-)外延层主体202a的表面上的重掺杂p型(P+)浅区域210(也被称为阳极210)；和p型(P)阱203的表面上的重掺杂n型(N+)浅区域212(也被称为阴极212)。

然而，在形成这些浅区域以及其它浅区域之前，可以蚀刻一个或者多个深隔离沟槽204以限定SCR结构的边界。用氧化物(例如，SiO2)或者另一个绝缘材料填充隔离沟槽204。可以在沟槽填充的同时或者之后生长或者沉积毯式(blanket)绝缘层205。随后可以根据需要对绝缘层205进行图案化和蚀刻以形成完成SCR结构的浅阳极区和浅阴极区。另外，可以在p型(P)阱203的表面上设置简并区域或者重掺杂p型(P+)区域214以在p型(P)阱203与接地端子208A之间产生电阻连接R(图2C)。此外，可以在n型(N-)外延层主体202b的表面上(在隔离沟槽204远离SCR结构的另一侧上)设置简并区域或者重掺杂n型(N+)区域216(也被称为阴极216)以充当常规二极管D1的阴极接触。

一旦形成了浅区域，就可以用具有用于与金属化层208的接触的图案化开口的另一个绝缘层剥离和替换绝缘层205。可以沉积以及之后蚀刻金属化层以限定不同端子208A、208B。合适的金属化层材料包括Al、AlSi、AlCu、Cu、Au、W以及设置在子层中的它们的组合。接地端子208A连接至阴极212、电阻区域214以及(通过深沟槽218或者“缘沟”)衬底200。焊盘端子208B连接至阳极210和阴极216。

图2C示出了所产生的等效电路，SCR结构由触发晶体管(晶体管PNP)和锁存晶体管(晶体管NPN)表示，每个晶体管的基极耦合至另一个晶体管的集电极。触发晶体管的发射极是SCR阳极210，而锁存晶体管的发射极是SCR阴极212。电阻器R还将锁存晶体管的基极203耦合至接地端子。二极管D1耦合在焊盘端子208B与接地端子208A之间以阻止反向偏置。触发晶体管PNP的基极充当触发节点220，该触发节点220通过齐纳二极管Z耦合至接地端子。

注意，通过相对较低掺杂的n型(N-)外延层，n型(N-)外延层与p型阱203和p型衬底200形成的pn结在正常操作下提供相对较宽的耗尽区，进一步地使结构的任何寄生电容最小化。

现在将参考图3对图2A-2C的例示性SCR结构的操作进行描述，图3示出了焊盘端子208B与接地端子208A之间的正电压差的代表性电流-电压曲线。(根据二极管D1的常规操作出现负电压差的表现，以及除了要注意二极管D1的大小应当被设定为处理该极性的任何预期的ESD电流以外不需要对该负电压差行为进行详细的讨论。)在向结构提供电力之前，预计电压为零(以及由此电流为零)，因此我们的讨论从原点开始。随着器件开始操作，焊盘端子上的电压升高至标称值，例如，典型地在大约0.8伏特到3.3伏特范围中的值。如果焊盘端子连接至数字信令线路，则电压可以在表示比特或者其它数字值的值之间迅速地变化。只要电压保持在触发点300处的电压(即，触发电压)之下，触发晶体管PNP的发射极与基极之间的小泄漏电流就足以保持触发晶体管PNP的发射极与基极之间的最小电压差，使触发晶体管PNP维持在“关闭”状态中(也将锁存晶体管NPN维持在“关闭”状态中，进一步地使泄漏电流最小化)。可以认为低于1微安的例示性泄漏电流值是合适的。

然而，一旦焊盘端子电压超过触发电压(例如，由于ESD)，齐纳二极管Z就阻止触发晶体管PNP的基极处的电压跟随发射极电压。因此可以使用齐纳二极管(或者一些其它限压结构)将触发电压设置在期望值处。所选择的触发电压的合适范围将是5伏特到10伏特。

由于齐纳二极管在导通模式中，泄漏电流开始上升。渐增的发射极-基极电压还使得触发晶体管PNP逐渐地开始将电流传导到电阻器R，进一步地增大通过结构的电流流动。由于通过电阻器R的电流渐增，锁存晶体管NPN的基极-发射极电压差开始增大，使得锁存晶体管逐渐地开始导通，进一步地增大正反馈环路中的触发晶体管PNP的发射极-基极电压，这使通过器件的电流能迅速增大。正反馈效应意指需要焊盘端子上的非常小的额外电压(小于1伏特)以达到导通点302，在导通点302处反馈环路使得两个晶体管“接通”，大大地减小结构的阻抗。

当晶体管“接通”时，电压降低到骤回点304的电压(即，骤回电压)，使明显更大的电流能在大大降低的电压(典型地，1至3伏特)下通过。一旦电流开始下降(例如，由于过剩电荷的耗尽)，焊盘端子上的电压也开始下降，直到达到保持点306为止。保持点306表示晶体管将维持它们的“接通”状态的最小电压。如果电压或者电流从该点降低，则晶体管将切换至它们的“关闭”状态，使得结构在沿着曲线的某个较低电压点或者较低电流点处操作。

特别感兴趣的曲线参数有触发电压(与导通电压可交换地对待)、触发电压以下的泄漏电流、骤回电压和保持电流。可容易地用齐纳二极管调节这些参数中的第一参数。优选地使这些参数中的第二参数最小化以及在下面对此技术进行讨论。骤回电压主要地由受保护电路的设计来规定。保持电流涉及使保持电流最小化以提供防止ESD的最大保护与使保持电流最大化以降低“闩锁”的风险之间的折衷。闩锁是在ESD耗散之后SCR结构无法返回“关闭”状态的情况。闩锁成为在受保护端子上的标称电流高于保持电流或者更高的供应电压或者电流可能在器件衬底中引起寄生电流的系统中特别关注的问题。在这种系统中，闩锁阻止正常操作直到电力循环为止，以及甚至可以导致足以损坏SCR结构的加热。相应地，期望将保持电流设计在使闩锁的风险最小化同时仍然低到足以防御ESD的电平处。在HDMI 1.3/1.4系统的接口中，例如，需要至少55mA的保持电流，以及可以选择60mA作为设计值。在下面进一步讨论用于实现这种保持电流值的技术。

相应地，现在参照图4A-4B、图5A-5D和图6呈现三个ESD保护器件实施例以展示用于相对于图2A-2C的器件提高性能的原理。如通过使用相同元件附图标记200-216指示的，图4A-4B中所示的第一ESD保护器件实施例与图2A-2C的结构共享许多共同的元件。图2B和图4A的比较体现了在n型(N-)外延层202的主体内引入注入和/或扩散的中度掺杂n型(N)阱400，将主体区域202a分成两个主体区域402a和402b。阳极210被形成为阱400的表面上的重掺杂p型(P+)浅区域。n型(N)阱400增大晶体管PNP的基极中的载流子浓度，使器件尺寸能够减小以用于快速切换。(例如，主体区域402a的宽度可以减小为在1微米到5微米的范围内。)p型(P)阱203的宽度也减小以用于进一步的速度提高。这种减小使通过基极区的载流子的渡越时间相应地减少，使SCR接通时间小于1ns，这与典型的图2A-2C的结构的大约20ns相对。这使图4A-4B的结构能够足够快速地操作以防止对那些在ESD脉冲的前5ns内变得易受损坏的一些高速收发器电路的损坏。

由于n型(N)阱400的添加，晶体管PNP的结分布(区域210、400、402a和203)还可以更好地定制为提供减小的电流泄漏(部分地通过对晶体管PNP使用较为适中的增益值)。例如，如与图2A-2C的结构的超过1000的典型增益相对比，100将是合适的增益值。电流泄漏因此可减小达原来的1/100。增大的载流子浓度还可以使结构能够提供增大的保持电流。

还需要将保护器件的保持电压从大约1伏特增大到2伏特以减小闩锁的风险。为了实现该增益，图4A-4B的器件采用与耦合的PNP和NPN晶体管布置串联的第二二极管D2。(比较图2C和4B。)在这里列举的但不需要按照给定次序执行的三个阶段中产生第二二极管D2。

第一，对一个或者多个深隔离沟槽404进行蚀刻和填充以使SCR区域与二极管区域隔开。安置例示沟槽404以划分n型(N)阱400，如提供阱的一部分供二极管使用可以提供增大的电流承载能力，但是该放置是可选的。第二，在n型(N-)外延主体区域402b的表面上形成重掺杂p型(P+)浅区域406以充当二极管D2的阳极。第三，阴极被形成为外延主体区域402b的表面上和/或二极管的n型阱400的部分的表面上的重掺杂n型(N+)浅区域408。金属化层迹线充当中间节点，将二极管D2的阴极408连接至SCR的阳极210。

添加的二极管D2因此包括阳极406、外延层主体区域402b、n型阱400的一部分和阴极408。图4A还示出了在n型阱400的表面上形成的浅简并区域或者重掺杂n型(N+)区域410(属于SCR的部分)。区域410充当可选触发端子208D的接触，位于PNP晶体管的发射极与集电极之间。这里不采用触发端子，以及除了上面描述的改进以外，器件的操作与图2B的器件的操作相似。

在图5A-5C中示出了第二ESD保护器件实施例。图5A示出了器件的平面视图，环形岛502共享图4A的结构。还设置第二岛以充当触发元件504。如与图2A一样，为了例示性目的省略了金属化层。

图5B示出了图5A的剖面视图。如上面提到的，岛502具有与图4A的结构相同的结构。在通过缘沟218与岛502隔开之后，触发元件504还包括具有中间的重掺杂n型(N+)掩埋层506的重掺杂p型(P+)衬底200上的轻掺杂n型(N-)外延层505。(注意，在某些替换实施例中，触发元件504可以邻接岛502或者是岛502的一部分，使得触发元件504连同岛502一起被缘沟218环绕。)隔离沟槽507限定触发元件504的侧边界。在外延层505中设置中度掺杂p型阱508(在图5B中用“P2”指示以与这里示出为“P1”的SCR p型阱203区别开)以充当触发元件504内的双极晶体管的基极。在P2阱的表面上，重掺杂n型(N+)浅区域510被形成为双极晶体管的集电极。可以在外延层505的表面上同时形成另一个重掺杂n型(N+)浅区域512以提供双极晶体管的发射极端子。

如图5C所示，由于没有为双极晶体管提供单独的基极端子，因此区域510还起到集成到双极晶体管的结构中的齐纳二极管的阴极的作用。设计为提供低击穿电压的该结构被称为低电压穿通(“LVPT”)器件504。器件504耦合在触发端子208D与接地端子208A之间。将触发端子208D连接至集电极/阳极区510的迹线514可以在金属化层208内布线或者可以穿过另外的金属化层布线。

LVPT器件504的使用提供更可定制的触发电压控制。在ESD事件期间，触发器件504将在比SCR下层的内置齐纳结更低的输入电压处发生击穿。触发器件将抽取通过SCR的PNP双极晶体管的发射极-基极结的击穿电流，从而增大流过SCR的栅极的电流。当该电流超过SCR的接通电流时，SCR将锁存到“接通”状态中以及承载全部的ESD电流。与图4A的自触发SCR相比，触发器件的较低电压接通将降低SCR器件的总体导通电压。

图5D针对100ns的8安培脉冲将图5B器件响应542与图2B器件响应544进行比较(以模拟ESD)。显著地，图5B器件两端的产生的电压降更快速地下降到大约5伏特的骤回电压，如与图2B器件的较慢下降相对比，该下降发生在期望的5纳秒窗内。还可以在100ns脉冲的结束之后看到可比较的保持电压的迹象。

我们在这里注意到相对于触发器件504的设计存在许多灵活性。尽管例示器件被形成为与p型阱协作的n型表面区域的双极结构，但是它可以被替换地形成为与n型阱协作的p型表面区域的双极结构或者具有与p型表面区域相邻或者重叠的n型表面区域的齐纳器件(作为一个示例)。其它合适的齐纳器件结构包括形成阳极的p型阱内的n型表面区域或者形成阴极的n型阱内的p型表面区域。仍然可以使用其它结构，包括一组串联连接的具有适当正向传导电压的P-N二极管。

在图6中示出了第三ESD保护器件实施例。尽管它包括所有与图5B的实施例相同的元件，但是还包括另外的中度掺杂p型阱602(在图6中用“P3”指示以与先前讨论的p型阱P1和P2区别开)。尽管这些阱中的每一个是中度掺杂的，但是每个阱的准确掺杂剂浓度被看作可以独立于其它p型阱设定的设计参数。P型(P3)阱602改变SCR的NPN晶体管部分的增益以增大SCR的保持电流。当用于HDMI 1.3/1.4接口时，例如，可以采用该区域将55mA以上的保持电流提高至例如大约60mA。

图7是用于制造所公开的ESD保护器件的例示性方法的流程图。方法在块702中以清除P型(P+)衬底晶片以及剥离天然氧化物层以露出下层半导体晶体开始。在块704中，将掩埋重掺杂n型(N+)层图案化以及形成为沉积的轻掺杂n型(N-)外延层的一部分。

可以以光刻胶沉积、掩模曝光以仅在选择区域上设置“凝固的”光刻胶以及冲洗掉未凝固的光刻胶以留下受保护和不受保护的表面区域的图案的常规序列完成图案化。不受保护的区域随后接受期望的沉积(或者在某些情况下，蚀刻)操作，而受保护区域上的光刻胶防止这些区域受到影响。当剥离光刻胶以为随后的操作作准备时，移除光刻胶上沉积的任何材料。用图7中的星号指示采用图案化的那些操作。

在块706中，在外延层中形成中度掺杂n型(N)阱400(参见图4)。在块708中，在外延层中形成中度掺杂p型(P1)阱。还可以在该块中形成另外的中度掺杂p型阱(P2、P3)。在块710中，形成隔离沟槽。在该块中，深“缘沟”还可以被形成为深沟槽。在块712中，用绝缘材料(诸如氧化物)填充隔离沟槽。此时还可以在衬底的顶部生长毯式氧化物。

在块714中，使用图案化和蚀刻操作在期望区域处渗入毯式氧化物以形成重掺杂p型浅区域。随后可以剥离以及再生长毯式氧化物以为块716作准备，其中使用相似的图案化和蚀刻操作形成重掺杂n型(N+)浅区域。可以在块718中用一层无杂质氧化物或者其它电介质材料再次剥离和替换毯式氧化物。

在块720中，对电介质层进行图案化和蚀刻以露出端子的接触区域。通常，接触区域将被简并掺杂以提供欧姆接触或者也许设置有界面材料以避免与块722中图案化和沉积的金属化层的整流结。在块724中，设置钝化层，留下用于引线或者焊球的窗口以与接地端子和焊盘端子连接。“缘沟”使接地端子能够接触衬底的正面，使能使用倒装芯片和芯片规模的封装技术。在块726中，对管芯进行切割和包装以产生集成了ESD保护的器件。器件甚至可以是出于将ESD保护添加至其它组件的唯一目的而封装的无源组件。

上述方法可以在常规半导体加工系统或者装配线中自动操作和实施。注意，上述方法中的操作顺序可以变化以及仍然产生根据本文阐述的原理操作的结构。

因此，本公开提供了用于用适合于保护先进技术芯片典型的小几何结构元件的低骤回电压以及具有超低输入电容(对于典型应用，低于0.3pF)的快速响应SCR器件(能够在5ns内切换)进行ESD保护的单片硅器件。公开了用于进一步控制触发(以及由此，穿通)电压的共集成触发器件(诸如LVPT器件)。使用另外的p型阱还提供器件的保持电流到适合于HDMI系统的值的调节，以及添加的串联二极管提供适当较高的保持电压。还公开了中度掺杂n型阱的使用，除提供减小的泄漏电流以外，使能使用更小的器件尺寸以使得可以在单个管芯上集成更大数量的这种ESD保护器件。

用于保护信号或者电源线免受来自ESD的损坏的方法的至少一些例示性实施例包括：提供反向偏置的二极管，如果线电压降到接地端子电压以下，则所述反向偏置的二极管导通；以及提供SCR结构，其保持关闭直到线电压超过触发电压为止，在线电压超过触发电压这一点处，SCR结构接通以将线电压箝位在低于触发电压的骤回(snapback)电压处，仅在线路电流降到保持电流以下或者线电压降到保持电压以下之后复位。SCR结构通过与下列串联的正向偏置二极管以超低输入电容和提高的保持电压提供快速切换响应：在中度掺杂为具有第二导电类型的第一阱内的重掺杂为具有第一导电类型的第一浅区域，第一浅区域和第一阱形成触发晶体管的发射极-基极结；中度掺杂为具有第一导电类型的第二阱内的重掺杂为具有第二导电类型的第二浅区域，第二浅区域和第二阱形成锁存晶体管的发射极-基极结；以及插入的外延层区域，轻掺杂为具有第一导电类型或者第二导电类型以及具有不超过五微米的长度。

上述实施例中的每一个可以单独地或者组合地实现以及可以包括按照任何相容组合的下列特征中的一个或者多个：(1)至少一个区域由延伸穿过掩埋层到达衬底的一个或者多个隔离沟槽横向地界定。(2)掩埋层与衬底之间的结充当在触发晶体管的基极与衬底之间反向偏置的第一齐纳二极管。(3)串联二极管的PN结由外延层的第二部分内的重掺杂为具有第一导电类型的第三浅区域形成，第三浅区域连接至焊盘端子。(4)外延层的第二部分通过第一浅区域与重掺杂为具有第二导电类型的第四浅区域之间的导电迹线耦合至第一浅区域。(5)在第一浅区域与第四浅区域之间的隔离沟槽，隔离沟槽延伸穿过第一阱以及掩埋层到达衬底。(6)SCR结构还包括第一阱内的重掺杂为具有第二导电类型的第五浅区域以充当触发节点。(7)触发节点耦合至触发元件。(8)触发元件包括耦合在触发节点与接地端子之间的低电压穿通(LVPT)器件。(9)触发元件包括击穿电压小于第一齐纳二极管的击穿电压的第二齐纳二极管。(10)触发元件在所述轻掺杂外延层的分隔区域内形成，所述分隔区域与所述衬底间具有中间的掩埋层并且被延伸穿过所述掩埋层到所述衬底的一个或者多个隔离沟槽界定。(11)SCR结构还包括中度掺杂为具有第一导电类型的第三阱，第三阱插入在第二阱与外延层的轻掺杂部分之间以增强器件的保持电流。(12)第一导电类型是p型以及第二导电类型是n型。(13)第一导电类型是n型以及第二导电类型是p型。(14)所插入的外延层区域具有小于两微米的长度。(15)所述方法还包括为集成触发元件提供SCR结构，触发元件耦合至第一阱内的重掺杂为具有第二导电类型的第五浅区域以提供减小的触发电压。

尽管上面的描述已经假设使用硅作为半导体材料，但是本领域技术人员将认识到上述方案还可以与其它半导体材料(诸如碳、锗和砷化镓)一起使用。一旦本领域技术人员完全理解了上面的公开，这些以及许多其它修改、等效物和替换方案将对本领域技术人员变得显而易见。本实用新型的意图在于下列权利要求被解释为在适用的情况下包括所有这种修改、等同物和替换方案。