图像传感器的制作方法

本文整体涉及成像系统，并且更具体地讲，涉及具有分体像素架构的堆叠管芯图像传感器。

背景技术：

现代电子设备(诸如移动电话、相机和计算机)通常使用数字图像传感器。成像传感器(有时称为成像器)可由二维图像感测像素阵列形成。每个像素包括光敏层，所述光敏层接收入射光子(光)并将光子转变为电信号。有时，图像传感器被设计为使用联合图像专家组(JPEG)格式将图像提供给电子设备。

随着电子设备变小，更多的电子设备正在使用“堆叠式”的图像传感器，在此类图像传感器中，多个集成电路晶片(或多个单独的管芯)堆叠在彼此的顶部上。包括金属线、垫或通孔的导电互连件用于将一个管芯中的电路电连接到另一个管芯中的电路。

在常规的堆叠管芯图像传感器中，在相邻的导电互连件之间可能发生寄生电容耦合，从而导致电串扰。相邻像素之间的这类电串扰可导致图像伪影和图像质量降低。

因此希望为堆叠管芯图像传感器提供改进的导电互连件构造。

技术实现要素：

本实用新型要解决的一个技术问题是提供改进的图像传感器。

根据本实用新型的一个方面，提供了一种图像传感器，该图像传感器具有图像像素阵列并包括：第一集成电路管芯；与所述第一集成电路管芯堆叠的第二集成电路管芯；图像传感器像素，所述图像传感器像素具有位于所述第一集成电路管芯中的第一浮动扩散区和位于所述第二集成电路管芯中的第二浮动扩散区；以及耦接结构，所述耦接结构将位于所述第一集成电路管芯中的所述第一浮动扩散区电耦接到位于所述第二集成电路管芯中的所述第二浮动扩散区。

在一个实施例中，耦接结构包括所述第一集成电路管芯中的第一导电垫和所述第二集成电路管芯中的第二导电垫。

在一个实施例中，图像传感器还包括：屏蔽结构，所述屏蔽结构至少部分围绕所述耦接结构并且电屏蔽所述耦接结构，其中所述屏蔽结构包括金属。

在一个实施例中，屏蔽结构完全围绕所述耦接结构。

在一个实施例中，图像传感器还包括附加的图像传感器像素，所述附加的图像传感器像素具有位于所述第一集成电路管芯中的第三浮动扩散区和位于所述第二集成电路管芯中的第四浮动扩散区。

在一个实施例中，图像传感器还包括附加的耦接结构，所述附加的耦接结构将位于所述第一集成电路管芯中的所述第三浮动扩散区电耦接到位于所述第二集成电路管芯中的所述第四浮动扩散区。

在一个实施例中，图像传感器还包括：至少部分围绕所述耦接结构的屏蔽结构，其中所述屏蔽结构插置在所述耦接结构与所述附加的耦接结构之间，以减少所述耦接结构与所述附加的耦接结构之间的寄生电容耦合。

在一个实施例中，所述图像传感器像素包括位于所述第一集成电路管芯中的光电二极管和位于所述第二集成电路管芯中的源极跟随器晶体管。

根据本实用新型的另一方面，提供了一种图像传感器，包括：第一集成电路管芯；与所述第一集成电路管芯堆叠的第二集成电路管芯；第一图像像素，所述第一图像像素包括位于所述第一集成电路管芯中的第一光电二极管和位于所述第二集成电路管芯中的第一行选择晶体管；第二图像像素，所述第二图像像素包括位于所述第一集成电路管芯中的第二光电二极管和位于所述第二集成电路管芯中的第二行选择晶体管；第一导电垫，所述第一导电垫将位于所述第一集成电路管芯中的所述第一光电二极管电耦接到位于所述第二集成电路管芯中的所述第一行选择晶体管；第二导电垫，所述第二导电垫将位于所述第一集成电路管芯中的所述第二光电二极管电耦接到位于所述第二集成电路管芯中的所述第二行选择晶体管；以及屏蔽结构，所述屏蔽结构插置在所述第一导电垫与所述第二导电垫之间。

在一个实施例中，屏蔽结构包括至少部分围绕所述第一导电垫和所述第二导电垫的金属结构。

在一个实施例中，金属结构耦接到接地电压和电源电压中的一者。

在一个实施例中，第一图像像素包括位于所述第一集成电路管芯中的第一浮动扩散节点和位于所述第二集成电路管芯中的第二浮动扩散节点，并且其中所述第一导电垫电耦接在所述第一浮动扩散节点与所述第二浮动扩散节点之间。

在一个实施例中，第一图像像素包括位于所述第一集成电路管芯中的浮动扩散节点和位于所述第二集成电路管芯中的源极跟随器晶体管，并且其中所述第一导电垫电耦接在所述浮动扩散节点与所述源极跟随器晶体管之间。

在一个实施例中，图像传感器还包括：位于所述第一集成电路管芯中的三个附加的光电二极管，其中所述第一导电垫将所述三个附加的光电二极管电耦接到所述第一行选择晶体管。

在一个实施例中，第一图像像素包括位于所述第二集成电路管芯中的重置晶体管。

在一个实施例中，第一图像像素包括位于所述第一集成电路管芯中的重置晶体管。

在一个实施例中，图像传感器还包括：位于所述第二集成电路管芯中的偏置供压线路；以及第三导电垫，所述第三导电垫电耦接在位于所述第一集成电路管芯中的所述重置晶体管与位于所述第二集成电路管芯中的所述偏置供压线路之间。

根据本实用新型的又另一方面，提供了一种图像传感器，包括：第一集成电路管芯；与所述第一集成电路管芯堆叠的第二集成电路管芯；图像像素阵列，所述图像像素阵列包括图像像素的行和列，其中每个所述图像像素包括形成在所述第一集成电路管芯中的电路和形成在所述第二集成电路管芯中的电路；导电垫，所述导电垫分别耦接在所述第一集成电路管芯中的电路与所述第二集成电路管芯中的电路之间；以及金属屏蔽件，所述金属屏蔽件减少相邻对的所述导电垫之间的寄生电容耦合。

在一个实施例中，金属屏蔽件在图像像素的行之间延伸。

在一个实施例中，金属屏蔽件在图像像素的列之间延伸。

本实用新型的一个有益技术效果是提供了改进的图像传感器。

附图说明

图1为可包括根据本实用新型实施例的图像传感器的示例性电子设备的示意图。

图2为根据本实用新型实施例的示例性像素阵列和相关读出电路的示意图，所述读出电路用于从像素阵列读出图像信号。

图3为根据本实用新型实施例的示例性像素的电路图，所述示例性像素可用于图2所示类型的像素阵列中。

图4为根据本实用新型实施例的图3所示类型的示例性像素的示意图，其中像素电路在多个堆叠层中划分。

图5为根据本实用新型实施例的示例性像素的电路图，其中第一浮动扩散区在第一层中，第二浮动扩散区、重置晶体管、源极跟随器晶体管和行选择晶体管在第二层中。

图6为根据本实用新型实施例的图5所示类型的示例性像素的横截面侧视图。

图7为根据本实用新型实施例的示例性像素的电路图，其中浮动扩散区和重置晶体管在第一层中，源极跟随器晶体管和行选择晶体管在第二层中。

图8为根据本实用新型实施例的示例性像素的电路图，其中浮动扩散区、重置晶体管和源极跟随器晶体管在第一层中，行选择晶体管位于第二层中。

图9为根据本实用新型实施例的示例性像素的电路图，其中浮动扩散区和重置晶体管在第一层中，源极跟随器晶体管和行选择晶体管在第二层中。

图10为根据本实用新型实施例的具有在像素组之间形成的屏蔽结构的像素阵列的俯视图。

图11为根据本实用新型实施例的示例性处理器系统的框图，该处理器系统可采用图1-10的实施例。

具体实施方式

相关申请的交叉引用

本申请要求由Raminda Madurawe和Richard Mauritzson发明的、提交于2016年1月29日的名称为“Stacked-Die Image Sensors with Shielding”(具有屏蔽件的堆叠管芯图像传感器)的美国临时申请第62/288968号的优先权，该临时申请以引用的方式并入本文中，并且据此要求其对共同主题的优先权。

本实用新型的实施例涉及具有像素的图像传感器。所述图像传感器可为堆叠管芯图像传感器，其中多个集成电路管芯堆叠在彼此的顶部上。堆叠管芯图像传感器中的像素可具有分体像素架构，其中每个像素的像素电路划分成呈堆叠管芯构造的多个管芯。例如，像素可包括下管芯中的一些电路，以及堆叠在下管芯的顶部上的上管芯中的一些电路。互连耦接结构可用于将一个管芯中的电路电连接到另一个管芯中的电路。为了减少相邻像素之间的寄生耦合和/或串扰，可在像素内的互连元件之间或者在相邻的像素对之间形成隔离结构。

图1示出可包括具有分体像素架构的堆叠管芯图像传感器的示例性电子设备。电子设备10可以是数字照相机、计算机、移动电话、医疗设备或其他电子设备。相机模块12(有时称为成像设备)可包括图像传感器16和一个或多个镜头14。在操作期间，镜头14将光聚焦到图像传感器16上。图像传感器16包括将光转换成数字数据的光敏元件(如，像素)。图像传感器可具有任何数量(如，数百、数千、数百万或更多)的像素。典型的图像传感器可(例如)具有数百万的像素(如，百万像素)。例如，图像传感器16可包括偏置电路(如，源极跟随器负载电路)、采样保持电路、相关双采样(CDS)电路、放大器电路、模拟-数字(ADC)转换器电路、数据输出电路、存储器(如，缓冲电路)、寻址电路等。

可将来自图像传感器16的静态图像数据和视频图像数据提供给处理电路18。处理电路18可用于执行图像处理功能，诸如自动聚焦功能、深度感测、数据格式化、调节白平衡和曝光、实现视频图像稳定、脸部检测等。

处理电路18也可用于根据需要压缩原始相机图像文件(例如，压缩成联合图像专家组格式或简称JPEG格式)。在典型布置(有时称为片上系统(SOC)布置)中，图像传感器16和处理电路18在共用集成电路上实现。使用单个集成电路来实现图像传感器16和处理电路18可有助于降低成本。不过，这仅为示例性的。如果需要，图像传感器16和处理电路18可使用单独的集成电路来实现。处理电路18可包括微处理器、微控制器、数字信号处理器、专用集成电路或其他处理电路。

如图2所示，图像传感器16可包括包含被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列20以及控制和处理电路24(其可包括例如图像信号处理电路)。阵列20可包含例如几百或几千行以及几百或几千列图像传感器像素22。控制电路24可耦接到行控制电路26和图像读出电路28(有时称为列控制电路、读出电路、处理电路或列解码器电路)。

行控制电路26可从控制电路24接收行地址，并且通过行控制路径30将对应的行控制信号，例如，重置控制信号、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号提供给像素22。可将一根或多根导线(例如，列线32)耦接到阵列20中的各列像素22。列线32可用于读出来自像素22的图像信号以及用于将偏置信号(如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿列线32读出由该像素行中的图像像素22生成的图像信号。

图像读出电路28可通过列线32接收图像信号(如，由像素22生成的模拟像素值)。图像读出电路28可包括用于对从阵列20读出的图像信号进行采样和暂时存储的采样保持电路、放大器电路、模拟/数字转换(ADC)电路、偏置电路、列存储器、用于选择性启用或禁用列电路的闩锁电路或者耦接到阵列20中的一个或多个像素列以用于操作像素22以及用于读出来自像素22的图像信号的其他电路。读出电路28中的ADC电路可将从阵列20接收的模拟像素值转换成对应的数字像素值(有时称为数字图像数据或数字像素数据)。图像读出电路28可针对一个或多个像素列中的像素通过路径25将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。

图3中示出图像传感器16的示例性图像像素22中的像素电路48。如图3所示，像素22包括光敏元件，诸如光电二极管62。像素电路22还可包括诸如转移晶体管44、重置晶体管52、浮动扩散节点64、源极跟随器晶体管54、行选择晶体管56、偏置供压线路50或像素输出线58的部件。存储二极管也可用于在读出之前存储光电二极管电荷。偏置电压(例如电压V_AA)可供应至偏置供压线路50。入射光在穿过滤色器结构之后由光电二极管62收集。光电二极管62将此光转换成电荷。

在拍摄图像之后，可使重置控制信号RST生效。这使重置晶体管52接通并将浮动扩散节点64重置至V_AA。然后重置控制信号RST可被解除生效，使重置晶体管52截止。在重置过程完成之后，可使转移栅极控制信号TX生效以接通转移晶体管44。当转移晶体管44接通时，由光电二极管62响应于入射光所生成的电荷被转移至浮动扩散节点64。

浮动扩散节点64可包括掺杂半导体区(如，通过离子注入、杂质扩散或其他掺杂技术形成于硅衬底中的掺杂硅区域)。浮动扩散节点64可包括(通过沉积和蚀刻技术形成的)导电互连区。浮动扩散FD(即掺杂半导体区和互连件)表现出可用于存储从光电二极管62转移来的电荷的电容。源极跟随器晶体管54将与节点64上的所存储电荷相关的信号传输至行选择晶体管56。在其他实施例中，光电二极管电荷可首先被转移至中间存储二极管，并且然后被转移至浮动扩散节点64。

当需要读出所存储电荷的值时，可使行选择控制信号RS生效。当使信号RS生效时，行选择晶体管56接通并且在像素输出线58上产生对应的信号PIXOUT，该信号表示浮动扩散节点64上的电荷的大小。在典型配置中，存在多行和多列像素，诸如给定图像传感器的图像传感器像素阵列中的像素22。当在给定行中使信号RS生效时，像素输出线58可用于将信号PIXOUT从所述行路由至读出电路。

像素22可具有分体像素架构，其中像素22的一些部件形成在第一管芯中，像素22的其他部件形成在堆叠在第一管芯的顶部上或下方的第二管芯中。例如，转移晶体管44和浮动扩散节点64可形成在第一管芯中，重置晶体管52、源极跟随器晶体管54和行选择晶体管58可形成在第二管芯中。然而，这个例子仅为示例性的。通常，像素电路可以任何期望的方式在多个管芯之间进行划分。像素22还可包括图3中未示出的附加电路。例如，像素22可包括分体浮动扩散节点(例如第一管芯中的第一浮动扩散和第二管芯中的第二浮动扩散)和/或可包括两条偏置供压线路(例如第一管芯中的第一偏置供压线路和第二管芯中的第二偏置供压线路)。下文描述每个像素22中的像素电路可如何在多个堆叠管芯中划分的示例性例子。

图4示出示例性分体电路图像像素22的示意图。像素22的像素电路可在多个集成电路层中进行划分，诸如上集成电路层34和下集成电路层36。上集成电路层34和下集成电路层36可为独立的集成电路管芯(有时称为图像传感器管芯、集成电路管芯或管芯)或者可为各自包括多个独立集成电路的晶片。其中上集成电路层34是独立的集成电路管芯并且下集成电路层36是独立的集成电路管芯的布置有时在本文中描述为示例性例子。如图4所示，上管芯34包括上像素电路48A，下管芯36包括下像素电路48B。上像素电路48A可包括图3的像素电路48中的一些，而下像素电路48B可包括图3的其余的像素电路48。如果需要，图3中未示出的附加像素电路可包括在像素电路48A和/或像素电路48B中。

诸如耦接结构38的耦接结构可用来将上管芯34中的上像素电路48A耦接到下管芯36中的下像素电路48B。耦接结构38可为单个导电结构或者可由已结合在一起的多个导电结构(诸如上导电结构38A和下导电结构38B)形成。耦接结构38(有时称为导电垫、微型垫、导电互连结构或导电通孔)可由金属诸如铜、铝、银、金、钨或者任何其他合适的导电材料形成。

上管芯34和下管芯36可各自包括(例如，由晶体硅或任何其他合适的半导体材料形成的)半导体层和电介质层(例如，由氧化物或其他介电材料形成的层间电介质层)。上像素电路48A和下像素电路48B可包括导电通孔(诸如图6所示的通孔66A和66B)、信号线和掺杂半导体材料区。可通过使用耦接结构38在上管芯34与下管芯36之间传输控制信号和图像数据。例如，像素信号可经由耦接结构38从上像素电路48A中的光电二极管传输至下像素电路48B中的读出电路。

图4的仅示出两个集成电路层(34和36)的例子仅为示例性的。如果需要，图像传感器16可包括堆叠在彼此的顶部上的三个、四个、五个或多于五个的集成电路层。例如，第三集成电路管芯可堆叠在管芯34和36的上方或下方，并且可包括模拟和数字图像传感器电路。不过，这仅为示例性的。如果需要，模拟和数字图像传感器电路可包含在像素电路管芯34和36中的一者或两者内，并且第三管芯可省略。

图5示出像素电路可如何在第一层和第二层中进行划分的示例性例子。在图5的例子中，上管芯34中的上像素电路48A可包括光电二极管62、转移晶体管44和上浮动扩散节点64A，而下管芯36中的下像素电路48B可包括下浮动扩散节点64B、重置晶体管52、源极跟随器晶体管54、偏置供压线路50、行选择晶体管56和像素输出线58。耦接结构38可将上像素电路48A电耦接到下像素电路48B。在图5的例子中，耦接结构38耦接在上浮动扩散节点64A与下浮动扩散节点64B之间。从光电二极管62转移的电荷在上浮动扩散节点64A与下浮动扩散节点64B之间共用。两个节点都达到了共同的平衡电压水平的下浮动扩散节点64B耦接到源极跟随器晶体管54的栅极端子。

图6为具有图5所示类型的分体电路的示例性像素22A、22B、22C和22D的横截面侧视图。每个像素22可由上管芯34和下管芯36形成。上管芯34可包括光敏区62(例如，光电二极管)。每个光敏区62可由隔离层42围绕，隔离层可防止累积电荷泄漏至相邻的光敏区62。上管芯34还可包括上像素电路48A，诸如转移晶体管44和上浮动扩散区46A。上像素电路48A还可包括导电互连结构，诸如通孔66A或金属迹线。每个光敏区62可与转移晶体管44和上浮动扩散区46A相邻。如果需要，每个上浮动扩散区46A可在多个像素22之间共用。在图6的例子中，像素22A和22B共用单个上浮动扩散区46A，并且像素22C和22D共用不同的上浮动扩散区46A。

下管芯36可包括下像素电路48B，诸如偏置供压线路50(Vaa)、重置晶体管52(RST)、下浮动扩散区46B、源极跟随器晶体管54(SF)、行选择晶体管56(RS)和像素输出线58。下像素电路48B还可包括导电互连结构，诸如通孔66B或导电迹线，所述导电互连结构可由金属形成并且可用来将下管芯36中的部件耦接到其他部件。在图6的示例性例子中，像素22A和22B可共用一组下像素电路48B，并且像素22C和22D可共用另一组下像素电路48B。附加的隔离层42可形成在下管芯36中。

上管芯34还可包括金属垫38A，并且下管芯36还可包括金属垫38B。上管芯34和下管芯36可彼此结合，使得金属垫38A和金属垫38B结合在一起并且电耦接。如果需要，金属垫38A和38B可与彼此压缩结合。然而，这仅仅是示例性的。如果需要，金属垫38A和38B可使用任何已知的金属对金属结合技术而结合在一起，诸如软焊或焊接。上像素电路48A可包括导电互连结构，诸如通孔66A，所述导电互连结构可用来将上浮动扩散区46A电耦接到金属垫38A。下像素电路48B也可包括导电互连结构，诸如通孔66B，所述导电互连结构可用来将下浮动扩散区46B电耦接到金属垫38B。像素电路48中的通孔66A和66B可由沉积在上管芯34和下管芯36内的金属形成。然而，这仅仅是示例性的。如果需要，通孔66A和66B可由掺杂半导体区形成或者可由任何其他合适的导电材料形成。

当金属垫38A和38B结合在一起时，上管芯34和下管芯36可经由金属垫38彼此电耦接。在图6的示例性例子中，上浮动扩散区46A可通过金属垫38和形成在上像素电路48A中的导电互连结构以及形成在下像素电路48B中的导电互连结构而电耦接到下浮动扩散区46B。如结合图3所描述的，在读出像素22的过程中，当转移晶体管44接通时，由光敏区62响应于入射光所生成的电荷被转移至上浮动扩散区46A。转移的电荷在全部电耦接到上浮动扩散区46A的上像素电路48A、金属垫38、下像素电路48B和下浮动扩散区46B之间共用。

在图6的示例性例子中，像素22A和22B可共用第一上浮动扩散区46A、第一上像素电路48A、第一金属垫38和第一下像素电路48B。像素22C和22D可共用第二上浮动扩散区46B、第二上像素电路48A、第二金属垫38和第二下像素电路48B。在读出像素22A的过程中，电荷可从像素22A的光敏区62转移至第一上浮动扩散区46A。此电荷可随后在第一上像素电路48A、第一金属垫38，以及第一下像素电路48B的一些部件之间共用。如果需要，像素22C可与像素22A同时被读出。在读出像素22C的过程中，电荷可从像素22C的浮动扩散区62转移至第二上浮动扩散区46A。此电荷可随后在第二上像素电路48A、第二金属垫38，以及第二下像素电路48B的一些部件之间共用。

在读出操作过程中，来自上管芯34中的光敏区62的电荷可经由耦接结构38转移至下管芯36。如果不小心，相邻的耦接结构38(例如，与像素22A和22B相关的第一耦接结构38，以及与像素22C和22D相关的第二耦接结构38)在读出操作过程中可彼此相互作用。这类不希望的寄生耦合可导致不想要的伪影(诸如电串扰)和劣化像素性能。为了防止相邻的耦接结构38之间的寄生耦合，可在相邻的耦接结构38之间形成屏蔽结构。例如，如图6所示，屏蔽结构60可形成在像素22A和22B的耦接结构38与像素22C和22D的耦接结构38之间。屏蔽结构60可由金属(诸如铜、铝、金、银)或任何其他所希望的导电材料(诸如掺杂多晶硅)形成。屏蔽结构60可使用与耦接结构38相同的材料形成。如果需要，屏蔽结构60可耦接到保持在所希望电压(诸如接地电压或电源电压)的电线。如图6所示，屏蔽结构60可形成在上管芯34和下管芯36两者中。不过，这仅仅是个例子。如果需要，屏蔽结构60可仅形成在上管芯34中、仅形成在下管芯36中，或者可省略。

图7示出像素22的像素电路48可如何在多个管芯中进行划分的另一个示例性例子。在图7的示例性例子中，光电二极管62、转移晶体管44、浮动扩散节点64、重置晶体管52和偏置供压线路50形成在上管芯34中，而源极跟随器晶体管54、偏置供压线路50、行选择晶体管56和像素输出线58形成在下管芯36中。光电二极管62中生成的电荷可存储在浮动扩散节点64中，此浮动扩散节点经由金属垫38耦接到源极跟随器晶体管54的栅极端子。

图8示出像素22的像素电路48可如何在多个管芯中进行划分的另一个示例性例子。在图8的例子中，光电二极管62、转移晶体管44、浮动扩散节点64、重置晶体管52、偏置供压线路50和源极跟随器晶体管54形成在上管芯34中，而行选择晶体管56和像素输出线58形成在下管芯36中。在光电二极管62中生成的电荷可存储在浮动扩散节点64中。源极跟随器晶体管54将与存储在上管芯34中的节点64上的电荷相关的信号传输至下管芯36中的行选择晶体管56。此信号可通过耦接结构38从源极跟随器晶体管54传输至行选择晶体管56，随后当信号RS生效时，可读出此信号。如果需要，图8中未示出的附加像素电路(诸如支持像素内相关双采样的电路)可包括在下管芯36上的像素电路中。

图9示出像素22的像素电路48可如何在多个管芯中进行划分的另一个示例性例子。在图9的例子中，光电二极管62、转移晶体管44、浮动扩散节点64和重置晶体管52形成在上管芯34中，而偏置供压线路50、源极跟随器晶体管54、行选择晶体管56和像素输出线58形成在下管芯36中。可使用多个耦接结构38在上像素电路48A与下像素电路48B之间传输电信号。例如，如图9所示，第一耦接结构38’可电耦接在偏置供压线路50与重置晶体管52之间，而第二耦接结构38”可电耦接在浮动扩散节点64与源极跟随器晶体管54之间。偏置电压V_AA可通过耦接结构38’从偏置供压线路50被供应至重置晶体管52。经由耦接结构38”将与存储在上管芯34中的节点64上的电荷相关的信号传输至下管芯36中的源极跟随器晶体管54。源极跟随器晶体管54可将此信号传输至行选择晶体管56，随后当信号RS生效时，可读出此信号。作为另外一种选择，第一耦接结构38’可形成为围绕第二耦接结构38”的环。在这种布置中，耦接到V_AA的第一耦接结构38’是防止电串扰的隔离结构60。

图10是像素阵列20的一部分的俯视图，其中像素22被布置成4个2×2的像素集群。每个2×2的像素集群可共用单个耦接结构38。例如，耦接结构38-1可由第一组四个像素22共用，耦接结构38-2可由第二组四个像素22共用，耦接结构38-3可由第三组四个像素22共用，耦接结构38-4可由第四组四个像素22共用，等等。如先前结合图2所描述的，像素阵列20可包括被布置成行和列的像素22。类似地，耦接结构38可被布置成行和列。在图10的例子中，耦接结构38-1和38-2被布置在第一行中，耦接结构38-3和38-4被布置在第二行中，耦接结构38-1和38-3被布置在第一列中，并且耦接结构38-2和38-4被布置在第二列中。

图10的共用耦接结构布置可使用图4-图9的任意分体像素架构来实现。例如，每个像素22可包括第一集成电路管芯(例如，图5-图9的上集成电路管芯34)中的光电二极管(例如，图5-图9的光电二极管62)。每个2×2的像素集群中的四个光电二极管可经由共用的耦接结构38电耦接到第二集成电路管芯(例如，图5-图9的下集成电路管芯36)中的共用的行选择晶体管(例如，图5-图9的行选择晶体管56)。每个像素22中的其他像素电路可根据图5-图9所示的布置中的一种或者使用任何其他合适的分体像素架构而在上集成电路管芯与下集成电路管芯之间进行划分。

在图像传感器16的操作过程中，图像传感器16可操作成卷帘快门读出，使得耦接结构38的第一行中的像素22(例如，耦接到耦接结构38-1的像素22和耦接到耦接结构38-2的像素22)先于第二行中的像素22(例如，耦接到耦接结构38-3的像素22和耦接到耦接结构38-4的像素22)被读出。应当注意，图10中示出的实施例仅为示例性的。如果需要，导电结构38可耦接到任何数量的像素22(例如，两个像素、六个像素、八个像素等)或者可仅耦接到一个像素22。

为了防止相邻的耦接结构38之间的耦合，可在相邻的耦接结构38之间形成屏蔽结构60。屏蔽结构60可例如包括垂直屏蔽件60A和/或水平屏蔽件60B。垂直金属屏蔽件60A可形成在耦接结构的相邻列之间(例如，以防止耦接结构38-1与38-2之间以及耦接结构38-3与38-4之间的耦合)。水平屏蔽件60B可形成在耦接结构的相邻行之间(例如，以防止耦接结构38-1与38-3之间以及耦接结构38-2与38-4之间的耦合)。如果需要，屏蔽件60可为接地的以及具有受控电压的金属线。金属屏蔽件60可仅形成在耦接结构38的列之间，可仅形成在耦接结构38的行之间，或者可形成在耦接结构38的行和列两者之间。

图11以简化形式示出典型处理器系统500。处理器系统500可为数字静态或视频摄像机系统，其可包括镜头(诸如镜头596)，该镜头用于在快门释放按钮598被按下时，将图像聚焦到像素阵列(诸如像素阵列20)上。处理器系统500可包括中央处理单元，诸如中央处理单元(CPU)594。CPU 594可以是微处理器，该微处理器控制相机功能和一个或多个图像流功能，并经由总线(诸如总线590)与一个或多个输入/输出(I/O)设备586通信。成像设备584还可经由总线590与CPU 594通信。系统500可包括随机存取存储器(RAM)592和可移动存储器588。可移动存储器588可包括经由总线590与CPU 594通信的闪存存储器。尽管总线590被示出为单个总线，但该总线可以是一个或多个总线或桥接器或者其他用于互连系统部件的通信路径。

已描述各种实施例，示出了具有图像像素阵列的图像传感器。该图像传感器可包括堆叠在彼此的顶部上并使用导电结构(诸如金属垫)耦接在一起的第一管芯和第二管芯。每个像素可包括形成在第一管芯中的电路和形成在第二管芯中的电路。例如，每个像素可包括形成在第一管芯中的光电二极管，以及相关的读出电路，诸如第二管芯中的行选择晶体管和源极跟随器晶体管。由第一管芯中的光电二极管收集的电荷可经由第一管芯与第二管芯之间的导电垫转移至第二管芯中的读出电路。

为了减少相邻导电垫之间的寄生耦合，可形成完全或部分围绕每个导电垫的屏蔽件。此屏蔽件可为电连接到接地电压的金属线。此屏蔽件可形成在像素列之间，可形成在像素行之间，或者可形成在像素行与像素列两者之间以形成屏蔽栅格。

前述内容仅是对本实用新型原理的示例性说明，因此本领域技术人员可以进行多种修改。上述实施例可单独地或以任意组合方式实施。