使半导体表面平整的制造方法与流程

本申请案主张2015年11月20日申请的第62/257,764号美国临时专利申请案的优先权，所述申请案的全部揭示内容以引用方式全部并入本文中。本发明大体上涉及半导体晶片制造的领域。更具体来说，本发明涉及一种用于生产绝缘体上半导体(例如，绝缘体上硅)结构的方法，且更特定来说，涉及一种用于生产具有平整经暴露装置层表面的绝缘体上半导体(例如，绝缘体上硅)结构的方法。
背景技术：
通常，由单晶锭(例如，硅锭)制备半导体晶片，所述单晶锭经修整及研磨以具有用于后续程序中晶片的适当定向的一或多个平面或凹口。接着将所述锭切割成个别晶片。虽然本文中将参考由硅构造的半导体晶片，但可使用其它材料来制备半导体晶片，例如锗、碳化硅、硅锗、砷化镓以及iii族及v族元素的其它合金(例如氮化镓或磷化铟)或ii族及iv族元素的合金(例如硫化镉或氧化锌)。可在复合层结构的制备中利用半导体晶片(例如，硅晶片)。复合层结构(例如，绝缘体上半导体，且更具体来说，绝缘体上硅(soi)结构)通常包括处置晶片或层、装置层及处置层与装置层之间的绝缘(即，电介质)膜(通常氧化层)。通常，装置层的厚度在0.01与20微米之间，例如在0.05与20微米厚之间。厚膜装置层可具有约1.5微米与约20微米之间的装置层厚度。薄膜装置层可具有约0.01微米与约0.20微米之间的厚度。一般来说，通过下列步骤产生复合层结构(例如绝缘体上硅(soi)、蓝宝石上硅(sos)及石英上硅)：将两个晶片放置成紧密接触，借此起始通过范德华力的结合，接着进行热处理以强化结合。退火可将硅烷醇端基转换成两个界面之间的硅氧键，借此强化结合。在热退火之后，经结合结构经历进一步处理以移除大部分供体晶片以实现层转移。例如，可使用通常称为回蚀soi(即，besoi)的晶片薄化技术(例如，蚀刻或研磨)，其中硅晶片经绑定到处置晶片且接着经缓慢蚀除直到处置晶片上仅保留薄硅层。参见例如第5,189,500号美国专利，所述专利的揭示内容以宛如全文阐述引用的方式并入本文中。此方法是耗时且昂贵的，浪费衬底中的一者且通常不具有适于不到几微米厚的层的厚度均匀性。实现层转移的另一常见方法利用氢植入，接着进行热致层裂。将粒子(原子或离子化原子，例如，氢原子或氢原子及氦原子的组合)植入于供体晶片的前表面下面的指定深度处。所述植入粒子在所述供体晶片中于其所植入的所述特定深度处形成分割平面。供体晶片的表面经清洗以移除在植入过程期间沉积于晶片上的有机化合物或其它污染物，例如硼化合物。接着，通过亲水结合过程将供体晶片的前表面结合到处置晶片以形成经结合晶片。在结合之前，通过将晶片表面暴露于含有例如氧或氮的等离子体而活化供体晶片及/或处置晶片。在通常称为表面活化的过程中暴露于等离子体使表面的结构改质，所述活化过程使供体晶片及处置晶片中的一者或两者的表面亲水。另外，可通过湿处理(例如sc1清洗或氢氟酸)以化学方式活化晶片的表面。湿处理及等离子体活化可以任一次序发生，或晶片可经历仅一个处理。接着，将晶片按压在一起，且在晶片之间形成结合。此结合归因于范德华力而相对较弱，且必须在可发生进一步处理之前强化。在一些过程中，通过加热或退火经结合晶片对来强化供体晶片与处置晶片(即，结合晶片)之间的亲水结合。在一些过程中，可在例如在近似300℃与500℃之间的低温下发生晶片结合。高温引起在供体晶片与处置晶片的邻接表面之间形成共价键，因此固化供体晶片与处置晶片之间的结合。在经结合晶片的加热或退火的同时，早期植入于供体晶片中的粒子使分割平面弱化。接着，供体晶片的部分沿分割平面从经结合晶片分离(即，分割)以形成soi晶片。可通过将经结合晶片放置于夹具中来实行分割，其中垂直于经结合晶片的相对侧施加机械力以便将供体晶片的部分拉离经结合晶片。根据一些方法，利用吸盘来施加机械力。通过在经结合晶片的边缘于分割平面处应用机械楔以便起始裂缝沿分割平面的传播来起始供体晶片的部分的分离。由吸盘施加的机械力接着将供体晶片的部分拉离经结合晶片，因此形成soi晶片。根据其它方法，经结合对可代替性地在某一时间段内经历高温以使供体晶片的部分与经结合晶片分离。暴露于高温引起裂缝沿分割平面的起始及传播，因此使供体晶片的部分分离。裂缝归因于由经植入离子形成空隙而形成，其通过奥斯特瓦尔德熟化而生长。使用氧及氦填充空隙。空隙变为薄片。薄片中的经加压气体传播微腔及微裂缝，此使植入平面上的硅弱化。如果在适当时间停止退火，那么可通过机械过程使弱化结合晶片分割。然而，如果在较长持续时间内及/或在更高温度下继续进行热处理，那么微裂缝传播达到其中所有裂缝沿分割平面合并的水平，因此使供体晶片的部分分离。此方法允许经转移层的更好均匀性且允许供体晶片的回收，但通常需要将经植入且经结合对加热到接近500℃的温度。经结合结构此后可经历整饰工艺步骤(通常外延平整步骤)以实现目标装置层厚度及目标装置层表面粗糙度目标。用来制备绝缘体上半导体结构(例如，绝缘体上硅结构)的分割过程可在外延平整之前引起装置层的经暴露表面上的高表面粗糙度。归因于外延平整工艺的有限热预算，可将表面粗糙度减小到低到约>1.7埃(使用在30umx30um表面区域内的均方根计算)。实现进一步减小的表面粗糙度已被证明是具挑战性的。表面粗糙度减小的根本障碍是由埋入式电介质层(例如，埋入式氧化物，例如sio2)与装置层(例如，单晶硅装置层)之间的热失配引起的装置层中的压缩应力。促成装置层中的压缩应力的另一因素是离子植入(通常，氢及/或氦)诱发的应力。压缩应力导致装置层的经暴露表面的波纹，从而导致长波长(微米级)表面粗糙度。技术实现要素：在本发明的布建当中，可提及一种制备多层结构的方法，所述方法包括：在单晶半导体处置晶片的后表面上沉积二氧化硅层，其中所述单晶半导体处置晶片包括两个主要平行表面(所述两个主要平行表面中的一者是所述单晶半导体处置晶片的所述后表面且所述两个主要平行表面中的另一者是所述单晶半导体处置晶片的前表面)、圆周边缘(其接合所述单晶半导体处置晶片的所述前表面及所述后表面)、中心轴(其垂直于所述单晶半导体处置晶片的所述前表面及所述后表面)及块体区域(其在所述半导体处置衬底的所述前表面与所述后表面之间)；将所述单晶半导体处置晶片的所述前表面结合到单晶半导体供体晶片的前表面以借此形成经结合结构，其中所述单晶半导体供体晶片包括两个主要大致平行表面(所述两个主要大致平行表面中的一者是所述单晶半导体供体晶片的所述前表面且所述两个主要大致平行表面中的另一者是所述单晶半导体供体晶片的后表面)、圆周边缘(其接合所述单晶半导体供体晶片的所述前表面及所述后表面)及块体区域(其在所述单晶半导体供体晶片的所述前表面与所述后表面之间)，且此外其中所述单晶半导体供体晶片的所述前表面包括电介质层且所述块体区域包括分割平面；在所述单晶半导体供体晶片的所述分割平面处机械地分割所述经结合结构以借此制备经分割结构，所述经分割结构包括与所述单晶半导体处置晶片的所述后表面接触的二氧化硅层、所述单晶半导体处置晶片、与所述单晶半导体处置晶片的所述前表面接触的所述电介质层及单晶半导体装置层，其中所述单晶半导体装置层包括经暴露表面；及使所述单晶半导体装置层的所述经暴露表面平整到在30微米×30微米表面区域内小于约2埃的均方根表面粗糙度以借此制备所述多层结构。本发明进一步涉及一种制备多层结构的方法，所述方法包括：在单晶半导体处置晶片的后表面上沉积氮化硅层，其中所述单晶半导体处置晶片包括两个主要平行表面(所述两个主要平行表面中的一者是所述单晶半导体处置晶片的所述后表面且所述两个主要平行表面中的另一者是所述单晶半导体处置晶片的前表面)、圆周边缘(其接合所述单晶半导体处置晶片的所述前表面及所述后表面)、中心轴(其垂直于所述单晶半导体处置晶片的所述前表面及所述后表面)及块体区域(其在所述半导体处置衬底的所述前表面与所述后表面之间)；将所述单晶半导体处置晶片的所述前表面结合到单晶半导体供体晶片的前表面以借此形成经结合结构，其中所述单晶半导体供体晶片包括两个主要大致平行表面(所述两个主要大致平行表面中的一者是所述单晶半导体供体晶片的所述前表面且所述两个主要大致平行表面中的另一者是所述单晶半导体供体晶片的后表面)、圆周边缘(其接合所述单晶半导体供体晶片的所述前表面及所述后表面)及块体区域(其在所述单晶半导体供体晶片的所述前表面与所述后表面之间)，且此外其中所述单晶半导体供体晶片的所述前表面包括电介质层且所述块体区域包括分割平面；在所述单晶半导体供体晶片的所述分割平面处机械地分割所述经结合结构以借此制备经分割结构，所述经分割结构包括与所述单晶半导体处置晶片的所述后表面接触的所述氮化硅层、所述单晶半导体处置晶片、与所述单晶半导体处置晶片的所述前表面接触的所述电介质层及单晶半导体装置层，其中所述单晶半导体装置层包括经暴露表面；及使所述单晶半导体装置层的所述经暴露表面平整到在30微米×30微米表面区域内小于约2埃的均方根表面粗糙度以借此制备所述多层结构。本发明进一步涉及一种制备多层结构的方法，所述方法包括：在单晶半导体处置晶片的后表面上沉积多晶碳化硅层，其中所述单晶半导体处置晶片包括两个主要平行表面(所述两个主要平行表面中的一者是所述单晶半导体处置晶片的所述后表面且所述两个主要平行表面中的另一者是所述单晶半导体处置晶片的前表面)、圆周边缘(其接合所述单晶半导体处置晶片的所述前表面及所述后表面)、中心轴(其垂直于所述单晶半导体处置晶片的所述前表面及所述后表面)及块体区域(其在所述半导体处置衬底的所述前表面与所述后表面之间)；将所述单晶半导体处置晶片的所述前表面结合到单晶半导体供体晶片的前表面以借此形成经结合结构，其中所述单晶半导体供体晶片包括两个主要大致平行表面(所述两个主要大致平行表面中的一者是所述单晶半导体供体晶片的所述前表面且所述两个主要大致平行表面中的另一者是所述单晶半导体供体晶片的后表面)、圆周边缘(其接合所述单晶半导体供体晶片的所述前表面及所述后表面)及块体区域(其在所述单晶半导体供体晶片的所述前表面与所述后表面之间)，且此外其中所述单晶半导体供体晶片的所述前表面包括电介质层且所述块体区域包括分割平面；在所述单晶半导体供体晶片的所述分割平面处机械地分割所述经结合结构以借此制备经分割结构，所述经分割结构包括与所述单晶半导体处置晶片的所述后表面接触的所述多晶碳化硅层或碳掺杂硅层、所述单晶半导体处置晶片、与所述单晶半导体处置晶片的所述前表面接触的所述电介质层及单晶半导体装置层，其中所述单晶半导体装置层包括经暴露表面；及使所述单晶半导体装置层的所述经暴露表面平整到在30微米×30微米表面区域内小于约2埃的均方根表面粗糙度以借此制备所述多层结构。本发明进一步涉及一种制备多层结构的方法，所述方法包括：在单晶半导体处置晶片的后表面上沉积硼掺杂硅层，其中所述单晶半导体处置晶片包括两个主要平行表面(所述两个主要平行表面中的一者是所述单晶半导体处置晶片的所述后表面且所述两个主要平行表面中的另一者是所述单晶半导体处置晶片的前表面)、圆周边缘(其接合所述单晶半导体处置晶片的所述前表面及所述后表面)、中心轴(其垂直于所述单晶半导体处置晶片的所述前表面及所述后表面)及块体区域(其在所述半导体处置衬底的所述前表面与所述后表面之间)；将所述单晶半导体处置晶片的所述前表面结合到单晶半导体供体晶片的前表面以借此形成经结合结构，其中所述单晶半导体供体晶片包括两个主要大致平行表面(所述两个主要的大致平行表面中的一者是所述单晶半导体供体晶片的所述前表面且所述两个主要的大致平行表面中的另一者是所述单晶半导体供体晶片的后表面)、圆周边缘(其接合所述单晶半导体供体晶片的所述前表面及所述后表面)及块体区域(其在所述单晶半导体供体晶片的所述前表面与所述后表面之间)，且此外其中所述单晶半导体供体晶片的所述前表面包括电介质层且所述块体区域包括分割平面；在所述单晶半导体供体晶片的所述分割平面处机械地分割所述经结合结构以借此制备经分割结构，所述经分割结构包括与所述单晶半导体处置晶片的所述后表面接触的所述硼掺杂硅层、所述单晶半导体处置晶片、与所述单晶半导体处置晶片的所述前表面接触的所述电介质层及单晶半导体装置层，其中所述单晶半导体装置层包括经暴露表面；及使所述单晶半导体装置层的所述经暴露表面平整到在30微米×30微米表面区域内小于约2埃的均方根表面粗糙度以借此制备所述多层结构。下文中可部分明白及部分指出其它目标及特征。附图说明图1a到1f描绘根据本发明的示范性、非限制性实施例的过程流程。图2是描绘可在若干多层结构的装置层的经暴露表面上实现的平整度的图表。具体实施方式根据本发明，提供一种用于制备包括可接受平整度的装置层的绝缘体上半导体结构(例如，绝缘体上硅结构)的方法，所述绝缘体上半导体结构用于广泛多种应用(包含cmos装置制造)。根据本发明的方法，在处置晶片的后侧上沉积应力层，使得在平整工艺的温度下，在应力层中产生拉伸应力。将后侧上的拉伸应力转移到装置层，通常单晶半导体层，例如单晶硅。处于拉伸应力下的后侧应力层建立从峰到谷的化学梯度，其驱动原子从峰到谷的表面扩散。化学势梯度随表面曲率而增大，此使波形表面在热力学上不稳定。因此，可获得原子长程平坦表面。i.半导体处置衬底本发明中使用的衬底包含半导体处置衬底，例如，单晶半导体处置晶片。图1a到1f描绘根据本发明的一些实施例的过程流程。参考图1a，描绘示范性、非限制性单晶半导体处置晶片10。一般来说，单晶半导体处置晶片10包括两个主要大致平行表面12、14。平行表面中的一者是单晶半导体处置晶片10的前表面12，且另一平行表面是单晶半导体处置晶片10的后表面14。单晶半导体处置晶片10包括接合前表面12及后表面14的圆周边缘16。单晶半导体处置晶片10包括中心轴18，其垂直于两个主要大致平行表面12、14且还垂直于由前表面12与后表面14中间的点界定的中心平面。由于半导体晶片(例如，硅晶片)通常具有某一总厚度变化(ttv)、弯曲及翘曲，因此前表面12上的每一点与后表面14上的每一点之间的中点不会精确地落于平面内。然而，实际上，ttv、弯曲及翘曲通常相当小以致所述中点可极近似被称为落于在前表面与后表面之间近似等距的假想中心平面内。在如本文中描述的任何操作之前，单晶半导体处置晶片10的前表面12及后表面14可大体上相同。仅为了方便起见且通常为了区分其上执行本发明的方法的操作的表面，将表面称为“前表面”或“后表面”。在本发明的上下文中，单晶半导体处置晶片10(例如，单晶硅处置晶片)的“前表面”是指衬底变为经结合结构的内部表面的主要表面。因此，单晶半导体处置晶片10(例如，处置晶片)的“后表面”是指变为经结合结构的外部表面的主要表面。类似地，单晶半导体供体衬底(例如，单晶硅供体晶片)的“前表面”是指单晶半导体供体衬底变为经结合结构的内部表面的主要表面，且单晶半导体供体衬底(例如，单晶硅供体晶片)的“后表面”是指变为经结合结构的外部表面的主要表面。在常规结合及晶片薄化步骤完成时，单晶半导体供体衬底形成绝缘体上半导体(例如，绝缘体上硅)复合结构的半导体装置层。在优选实施例中，单晶半导体处置晶片10包括选自由下列各者组成的群组的材料：硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合。本发明的单晶半导体处置晶片10通常具有至少约150nm、至少约200nm、至少约300nm、至少约450nm或更大的标称直径。晶片厚度可从约250微米变化到约1500微米，例如在约300微米与约1000微米之间，适当地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可为约725微米。在一些实施例中，晶片厚度可为约775微米。在尤其优选实施例中，单晶半导体处置晶片10包括已从根据常规丘克拉斯基(czochralski)晶体生长方法或浮动区生长方法生长的单晶锭切割的单晶硅晶片。例如在f.志村的半导体硅晶体技术(学术出版社，1989)(f.shimura,semiconductorsiliconcrystaltechnology,academicpress,1989)及硅化学蚀刻(siliconchemicaletching)，(j.葛来卜梅尔(j.grabmaier)编辑)(斯普林格，纽约，1982(springer-verlag,n.y.,1982))(以引用方式并入本文中)中揭示此类方法以及标准硅切割、研光、蚀刻及抛光技术。优选地，通过所属领域的技术人员已知的标准方法抛光及清洗晶片。参见例如w.c.奥马拉(w.c.o’mara)等人的半导体硅技术手册，诺伊斯出版社(handbookofsemiconductorsilicontechnology,noyespublications)。视需要，可例如在标准sc1/sc2溶液中清洗晶片。在一些实施例中，本发明的单晶硅晶片是已从根据常规丘克拉斯基(“cz”)晶体生长方法生长的单晶锭切割且通常具有至少约150mm、至少约200mm、至少约300mm、至少约450mm或更大的标称直径的单晶硅晶片。优选地，单晶硅处置晶片及单晶硅供体晶片两者具有无表面缺陷(例如划痕、大粒子等)的经镜面抛光前表面光洁度。晶片厚度可从约250微米变化到约1500微米，适当地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可在约725微米与约800微米之间，例如在约750微米与约800微米之间。在一些实施例中，晶片厚度可为约725微米。在一些实施例中，晶片厚度可为约775微米。在一些实施例中，单晶半导体处置晶片10包括通常通过丘克拉斯基生长方法实现的浓度的间隙氧。在一些实施例中，单晶半导体处置晶片10包括约4ppma与约18ppma之间的浓度的氧。在一些实施例中，半导体晶片包括约10ppma与约35ppma之间的浓度的氧。在一些实施例中，单晶硅晶片包括不大于约10ppma的浓度的氧。可根据semimf1188-1105测量间隙氧。一般来说，对soi衬底的处置晶片的电阻率没有约束。单晶半导体处置晶片10可具有可通过丘克拉斯基方法或浮动区方法获得的任何电阻率。因此，单晶半导体处置晶片10的电阻率是基于本发明的结构的最终用途/应用的要求。电阻率可因此从毫欧姆或更小变化到百万欧姆或更大。在一些实施例中，单晶半导体处置晶片10包括p型或n型掺杂剂。合适掺杂剂包含硼(p型)、镓(p型)、磷(n型)、锑(n型)及砷(n型)。基于处置晶片的所要电阻率选择掺杂剂浓度。在一些实施例中，单晶半导体处置衬底包括p型掺杂剂。在一些实施例中，单晶半导体处置衬底是包括p型掺杂剂(例如硼)的单晶硅晶片。在一些实施例中，单晶半导体处置晶片10具有相对低的最小块体电阻率，例如低于约100ohm-cm、低于约50ohm-cm、低于约1ohm-cm、低于约0.1ohm-cm或甚至低于约0.01ohm-cm。在一些实施例中，单晶半导体处置晶片10具有相对低的最小块体电阻率，例如低于约100ohm-cm或在约1ohm-cm与约100ohm-cm之间。低电阻率晶片可包括电活性掺杂剂，例如硼(p型)、镓(p型)、磷(n型)、锑(n型)及砷(n型)。在一些实施例中，单晶半导体处置晶片10具有相对高的最小块体电阻率。通常从通过丘克拉斯基方法或浮动区方法生长的单晶锭切割高电阻率晶片。高电阻率晶片可包括浓度通常极低的电活性掺杂剂，例如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)。cz生长硅晶片可在从约600℃到约1000℃的范围内的温度下经受热退火以便湮灭由在晶体生长期间并入的氧引起的热供体。在一些实施例中，单晶半导体处置晶片10具有至少100ohm-cm、至少约500ohm-cm、至少约1000ohm-cm或甚至至少约3000ohm-cm的最小块体电阻率，例如在约100ohm-cm与约100,000ohm-cm之间或在约500ohm-cm与约100,000ohm-cm之间或在约1000ohm-cm与约100,00ohm-cm之间或在约500ohm-cm与约10,000ohm-cm之间或在约750ohm-cm与约10,000ohm-cm之间或在约1000ohm-cm与约10,000ohm-cm之间或在约2000ohm-cm与约10,000ohm-cm之间或在约3000ohm-cm与约10,000ohm-cm之间或在约3000ohm-cm与约5,000ohm-cm之间。在一些实施例中，单晶半导体处置晶片10可包括p型掺杂剂，例如硼、镓、铝或铟。在一些实施例中，单晶半导体处置晶片10可包括n型掺杂剂，例如磷、锑或砷。用于制备高电阻率晶片的方法在所属领域中是已知的，且此类高电阻率晶片可购自商业供货商，例如太阳爱迪生半导体有限公司(sunedisonsemiconductorltd.)(密苏里州圣彼得斯(st.peters,mo)；先前是memc电子材料公司(memcelectronicmaterials,inc.))。单晶半导体处置晶片10可包括单晶硅。单晶半导体处置晶片10可具有(100)、(110)或(111)晶体定向中的任一者，且可由结构的最终用途指定晶体定向的选择。ii.应力层的沉积在本发明的方法的一些实施例中且参考图1a及1b，在单晶半导体处置晶片10的后表面14上沉积应力层20。应力层20可为能够将稳定拉伸应力引入处置晶片10中的任何材料且未引起非所要污染(例如，有机物、金属)。在一些实施例中，应力层20包括二氧化硅(sio2)。在一些实施例中，应力层20包括氮化硅(si3n4)。在一些实施例中，应力层20包括氮氧化硅，其可具有组合物sioynx，其中x具有在0与3之间的值，例如在0.1与3之间或在0.1与2.9之间，且y具有从0到2的值，例如在0.1与2之间或在0.1与1.9之间。在一些实施例中，应力层20包括多晶碳化硅(sic)。在一些实施例中，应力层20包括碳掺杂硅(掺杂c的si)。在一些实施例中，应力层20包括硼掺杂硅(掺杂b的si)。需要经沉积应力层20中的拉伸应力以实现约60微米与约180微米之间的3点晶片翘曲。取决于膜应力，表1中给定所需应力层20厚度。此要求适用于任何应力层20。应力随沉积方法、工艺条件(例如，pecvd的等离子体功率、pecvd及lpcvd的沉积温度)及所使用前驱体而变化。表1膜厚度(um)最小膜应力(mpa)最大膜应力(mpa)0.196028800.248014400.33209600.5190570一般来说，可通过下列方法沉积应力层20：有机金属化学气相沉积(mocvd)、物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)或分子束外延法(mbe)。在一些实施例中，可通过下列方法沉积应力层20：化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。cvd反应器包括腔室，所述腔室包括反应器壁、衬板、基座、气体注射单元及温度控制单元。反应器的部件是由耐受前驱体材料且不与前驱体反应的材料制成。为了防止过热，冷却水可流动通过反应器的组件内的通道。衬底位于在受控温度下的基座上。基座是由耐受前驱体的材料制成，例如陶瓷、sic或石墨。为了生长氮化物及相关材料，可使用石墨基座上的特殊涂层以防止受氨(nh3)气体腐蚀。由控制前驱体反应剂的比率的入口引入反应气体。取决于应力层的组合物，生长温度可在约200℃与约1200℃之间、在约200℃与约1150℃之间、在约200℃与约900℃之间、在约200℃与约500℃之间或在约900℃与约1200℃之间。应力层可在减压下形成，例如在约10-11托(约1×10-9pa)到约760托(约101kpa)之间、或在约1托(约0.13kpa)与约400托(约53.3kpa)之间、优选在约10托(约1.33kpa)与约80托(约10.67kpa)之间。在一些实施例中，应力层20包括二氧化硅(sio2)。在一些实施例中，包括二氧化硅(sio2)的应力层20可通过下列方法沉积于单晶半导体处置晶片10的后表面14上：物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。用于lpcvd或pecvd的硅前驱体包含正硅酸四乙酯(teos)、甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯硅烷(sih2cl2)、四氯化硅(sicl4)等等。氧气体或臭氧气体是适用于生长二氧化硅应力层的氧源。生长温度可在约20℃与约1200℃之间，例如在约200℃与约1200℃之间，或在约200℃与约700℃之间，或在约200℃与约500℃之间。应力层可在减压下形成，例如在约10-11托(约1×10-9pa)到约760托(约101kpa)之间或在约1托(约0.13kpa)与约400托(约53.3kpa)之间、优选在约10托(约1.33kpa)与约80托(约10.67kpa)之间。在一些实施例中，沉积于单晶半导体处置晶片10的后表面14上的包括二氧化硅的应力层20具有如沿单晶半导体处置晶片10的中心轴18测量的约1000埃与约20,000埃之间(例如如沿单晶半导体处置晶片10的中心轴18测量的约1000埃与约5000埃之间)的厚度。在一些实施例中，应力层20包括氮化硅(si3n4)。包括氮化硅的应力层20可通过下列方法沉积于单晶半导体处置晶片10的后表面14上：物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。用于lpcvd或pecvd的硅前驱体包含甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯硅烷(sih2cl2)、四氯化硅(sicl4)等等。氮前驱体包含铵、苯肼、二甲肼、第三丁胺和氨。生长温度可在约200℃与约1200℃之间，例如在约200℃与约900℃之间。应力层可在减压下形成，例如在约10-11托(约1×10-9pa)到约760托(约101kpa)之间，或在约1托(约0.13kpa)与约400托(约53.3kpa)之间，优选在约10托(约1.33kpa)与约80托(约10.67kpa)之间。沉积于单晶半导体处置晶片10的后表面14上的包括氮化硅的应力层20具有如沿单晶半导体处置晶片10的中心轴18测量的约500埃与约20,000埃之间(例如如沿单晶半导体处置晶片10的中心轴18测量的约1000埃与约5000埃之间)的厚度。在一些实施例中，应力层20包括氮氧化硅，其可具有组合物sioynx，其中x具有在0与3之间的值，例如在0.1与3之间或在0.1与2.9之间，且y具有从0到2的值，例如在0.1与2之间或在0.1与1.9之间。可通过组合硅、氧及氮的前驱体来制备氮氧化硅，如上文关于氧化硅层及氮化硅层的制备描述。在一些实施例中，沉积于单晶半导体处置晶片10的后表面14上的包括氮氧化硅的应力层20具有如沿单晶半导体处置晶片10的中心轴18测量的约500埃与约20,000埃之间(例如如沿单晶半导体处置晶片10的中心轴18测量的约1000埃与约5000埃之间)的厚度。在一些实施例中，应力层20包括多晶碳化硅或碳掺杂硅。包括多晶碳化硅或碳掺杂硅的应力层20可通过下列方法沉积于单晶半导体处置晶片10的后表面14上：物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。用于lpcvd或pecvd的硅前驱体包含甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯硅烷(sih2cl2)、四氯化硅(sicl4)等等。适于cvd或pecvd的碳前驱体包含甲硅烷、甲烷、乙烷、乙烯等等。对于lpcvd沉积，甲硅烷是尤其优选前驱体，这是因为其提供碳及硅两者。对于pecvd沉积，优选前驱体包含硅烷及甲烷。在一些实施例中，多晶碳化硅层包括按原子计约35％与按原子计约65％之间的碳浓度，例如在按原子计约40％与按原子计约60％之间或按原子计约50％。在一些实施例中，碳掺杂非晶硅层包括按原子计至少约1％的碳浓度，例如在约1％与约50％之间或在约5％与约50％之间。生长温度可在约200℃与约1200℃之间，例如在约200℃与约900℃之间。应力层可在减压下形成，例如在约10-11托(约1×10-9pa)到约760托(约101kpa)之间，或在约1托(约0.13kpa)与约400托(约53.3kpa)之间，优选在约10托(约1.33kpa)与约80托(约10.67kpa)之间。在一些实施例中，沉积于单晶半导体处置晶片10的后表面14上的包括多晶碳化硅的应力层20具有如沿单晶半导体处置晶片10的中心轴18测量的约500埃与约50,000埃之间(例如如沿单晶半导体处置晶片10的中心轴18测量的约500埃与约20,000埃之间，例如如沿单晶半导体处置晶片10的中心轴18测量的约500埃与约5,000埃之间)的厚度。在一些实施例中，应力层20包括硼掺杂硅。包括硼掺杂硅的应力层20可通过下列方法沉积于单晶半导体处置晶片10的后表面14上：物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。用于lpcvd或pecvd的硅前驱体包含甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、丁硅烷、二氯硅烷(sih2cl2)、四氯化硅(sicl4)等等。硼前驱体包含乙硼烷、氯化硼、1,3,5-三(n-甲基)硼氮炔。生长温度可在约200℃与约1200℃之间，例如在约200℃与约1150℃之间。在一些实施例中，沉积于单晶半导体处置晶片10的后表面14上包括硼掺杂硅的应力层20包括在约1×1017个原子/cm3与约1×1022个原子/cm3之间(例如在约1×1018个原子/cm3与约1×1021个原子/cm3之间)的硼掺杂剂浓度。应力层可在减压下形成，例如在约10-11托(约1×10-9pa)到约760托(约101kpa)之间，或在约1托(约0.13kpa)与约400托(约53.3kpa)之间，优选在约10托(约1.33kpa)与约80托(约10.67kpa)之间。在一些实施例中，沉积于单晶半导体处置晶片10的后表面14上的包括硼掺杂硅的应力层20具有如沿单晶半导体处置晶片10的中心轴18测量的约5000埃与约50,000埃之间(例如如沿单晶半导体处置晶片10的中心轴18测量的约1000埃与约20,000埃之间)的厚度。iii.晶片结合及分割根据本发明的方法且参考图1b及1c，接着将包括应力层20的单晶半导体处置晶片10结合到单晶半导体供体晶片30。一般来说，单晶半导体供体晶片30包括两个主要大致平行表面32、34。平行表面中的一者是单晶半导体供体晶片30的前表面32，且另一平行表面是单晶半导体供体晶片30的后表面34。单晶半导体供体晶片30包括接合前表面32及后表面34的圆周边缘36。单晶半导体供体晶片30包括中心轴38，中心轴38垂直于两个主要大致平行表面32、34且还垂直于由前表面32与后表面34中间的点界定的中心平面。由于半导体晶片(例如，硅晶片)通常具有某一总厚度变化(ttv)、弯曲及翘曲，因此前表面32上的每一点与后表面34上的每一点之间的中点不会精确地落于平面内。然而，实际上，ttv、弯曲及翘曲通常相当小以致紧邻中点可被称为落于在前表面与后表面之间近似等距的假想中心平面内。在优选实施例中，单晶半导体供体晶片30包括选自由下列各者组成的群组的材料：硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合。本发明的单晶半导体供体晶片30通常具有至少约150mm、至少约200mm、至少约300mm、至少约450mm或更大的标称直径。晶片厚度可从约250微米变化到约1500微米，适当地在约500微米到约1000微米的范围内。在尤其优选实施例中，单晶半导体供体晶片30包括已从根据常规丘克拉斯基晶体生长方法或浮动区生长方法生长的单晶锭切割的单晶硅晶片。单晶半导体供体晶片30经历标准工艺步骤，包含氧化、植入及植入后清洗。因此，单晶半导体供体晶片30额外包括分割平面40及与单晶半导体供体晶片30的前表面32接触的电介质层42。合适电介质层可包括选自下列各者的材料：二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其组合。在一些实施例中，电介质层具有至少约5纳米厚、至少约10纳米厚的厚度，例如在约10纳米与约10,000纳米之间，在约10纳米与约5,000纳米之间，在约50纳米与约400纳米之间，或在约100纳米与约400纳米之间(例如约50纳米、100纳米或200纳米)，或在约100纳米与约800纳米之间(例如约600纳米)。在一些实施例中，电介质层包括选自由下列各者组成的群组的一或多个绝缘材料：二氧化硅、氮化硅、氮氧化硅及其任何组合。在一些实施例中，电介质层具有至少约5纳米厚、至少约10纳米厚的厚度，例如在约10纳米与约10,000纳米之间，在约10纳米与约5,000纳米之间，在约50纳米与约400纳米之间，或在约100纳米与约400纳米之间(例如约50纳米、100纳米或200纳米)，或在约100纳米与约800纳米之间(例如约600纳米)。在一些实施例中，电介质层包括多个绝缘材料层。电介质层可包括两个绝缘层、三个绝缘层或更多绝缘层。每一绝缘层可包括选自下列各者的材料：二氧化硅、氮氧化硅、氮化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其任何组合。在一些实施例中，每一绝缘层可包括选自由下列各者组成的群组的材料：二氧化硅、氮化硅、氮氧化硅及其任何组合。每一绝缘层可具有至少约5纳米厚、至少约10纳米厚的厚度，例如在约10纳米与约10,000纳米之间，在约10纳米与约5,000纳米之间，在约50纳米与约400纳米之间，或在约100纳米与约400纳米之间(例如约50纳米、100纳米或200纳米)，或在约100纳米与约800纳米之间(例如约600纳米)。可通过常规离子植入方法接着退火经结合结构(参见图1d)来制备单晶半导体供体晶片30的分割平面40。可在市售仪器(例如应用材料公司(appliedmaterials)的quantumii、quantumleap或quantumx)中实行离子植入。经植入离子包含he、h、h2或其组合。依据足以在半导体供体衬底中形成损伤层的密度及持续时间实行离子植入。植入密度可在从约1012个离子/cm2到约1017个离子/cm2(例如从约1014个离子/cm2到约1017个离子/cm2，例如从约1015个离子/cm2到约1016个离子/cm2)的范围内。植入能量可在从约1kev到约3,000kev(例如从约5kev到约1,000kev，或从约5kev到约200kev，或从约5kev到约100kev，或从约5kev到约80kev)的范围内。植入深度确定转移到处置衬底上的材料的量。在一些实施例中，可期望单晶半导体供体晶片30在植入的后经历清洗。在一些优选实施例中，清洗可包含过氧硫酸清洗(piranhaclean)，其后接着di水冲洗及sc1/sc2清洗。在一些实施例中，使经离子植入且任选地经清洗的单晶半导体供体晶片30经历氧等离子体及/或氮等离子体表面活化。在一些实施例中，氧等离子体表面活化工具是市售工具，例如购自ev集团(evgroup)的工具，例如810l低温等离子体激活系统(810ltlowtempplasmaactivationsystem)。将经离子植入且任选地经清洗的单晶半导体供体晶片装载到腔室中。抽空腔室并用o2回填到低于大气的压力以借此产生等离子体。将单晶半导体供体晶片30暴露于此等离子体达所要时间(其可在从约1秒到约120秒的范围内)。执行氧等离子体表面氧化以便使单晶半导体供体晶片30的前表面亲水且可退火以结合到根据上文描述的方法制备的单晶半导体处置晶片10。根据本发明的方法且参考图1d，接着使包括电介质层42的单晶半导体供体晶片30的亲水前表面层32及单晶半导体处置晶片10的前表面12紧密接触以借此形成经结合结构50。由于机械结合相对弱，因此进一步退火经结合结构50以固化单晶半导体供体晶片30与单晶半导体处置晶片10之间的结合。在本发明的一些实施例中，在足以于单晶半导体供体晶片30中形成经热活化分割平面40的温度下退火经结合结构50。合适工具的实例可为简单箱式炉，例如蓝m模型(bluemmodel)。在一些优选实施例中，在从约200℃到约1200℃(例如从约225℃到约500℃，优选约300℃)或从约500℃到约1200℃(例如从约800℃到约1200℃)的温度下退火经结合结构50。热退火可发生达从约0.5小时到约10小时的持续时间，优选约2小时的持续时间。这些温度范围内的热退火足以形成经热活化分割平面40。在用来活化分割平面的热退火之后，可分割经结合结构50。在热退火之后且参考图1d及1e，单晶半导体供体晶片30与单晶半导体处置晶片10之间的结合足够强以经由在分割平面40处分割经结合结构50来起始层转移。分割可根据所属领域中已知的技术而发生。在一些实施例中，可将经结合结构50放置于常规分割站中，其一侧附接到固定吸盘且另一侧通过额外吸盘附接于铰接臂上。裂缝在吸盘附接附近起始且可移动臂绕铰链枢转以分割经结合结构50以借此形成经分割结构60。分割移除单晶半导体供体晶片30的部分，借此在绝缘体上半导体分割结构60上留下一单晶半导体装置层62(优选单晶硅装置层)。在一些实施例中，单晶半导体装置层62在约40埃与约1000埃之间，例如在约100埃与约500埃之间。在分割之后，使经分割结构60经历高温退火以便进一步强化经转移单晶半导体装置层62与单晶半导体处置晶片10之间的结合。合适工具的实例可为垂直炉，例如asma400。在一些优选实施例中，在从约1000℃到约1200℃的温度下(优选在约1000℃下)退火经分割结构60。热退火可发生达从约0.5小时到约8小时的持续时间，优选约4小时的持续时间。这些温度范围内的热退火足以强化经转移单晶半导体装置层62与单晶半导体处置晶片10之间的结合。iv.晶片平整在分割及退火之后且参考图1f，使经分割结构60经历清洗过程，所述清洗过程经设计以移除薄热氧化物且清洗来自单晶半导体装置层62的经暴露表面的粒子。视需要可例如在标准sc1/sc2溶液中清洗晶片。在一些实施例中，可使单晶半导体装置层62的经暴露表面64达到所要厚度及平整度。在多层结构(例如，绝缘体上半导体结构)的制造中(与所使用的分割方法无关)，经转移单晶半导体装置层62的经暴露表面64的表面粗糙度相对粗糙。通常，表面粗糙度可大于100埃，如通过在30微米×30微米表面区域内的均方根表面粗糙度测量。通常，通过原子力显微法在30微米×30微米表面区域内测量表面粗糙度。用来加工粗糙表面的方法包含等离子体蚀刻、化学机械抛光(cmp)、惰性或减压环境中的高温退火及外延平整。等离子体蚀刻是在低温状况(例如，通常小于约600℃)下发生。在此温度状况下，硅原子的表面扩散率是低的。因此，常规制备结构的等离子体蚀刻可仅实现10埃的数量级的均方根粗糙度。归因于高表面粗糙度，在cmossoi制造中通常不使用此方法。化学机械抛光(cmp)可能够在1.0埃到1.5埃(如通过均方根方法在30um×30um表面区域内计算)的数量级使硅装置层的经暴露表面平整。然而，cmp的缺点是其无法实现均匀蚀刻，从而导致厚度均匀性顾虑。先进cmos装置技术需要严格单晶半导体装置层62厚度均匀性(例如，在<10埃到20埃的范围内)，其超过典型cmp工艺的能力。cmp整饰可仅适用于具有对装置层的相对宽松厚度均匀性要求的绝缘体上半导体结构(例如，绝缘体上硅结构)。惰性(例如，ar、he)或减压环境(例如，h2)中的高温退火需要大量热预算。因此，温度可在从约1000℃到约1200℃的范围内，且持续时间可在从约1分钟到约6小时(例如在约2小时与6小时之间)的范围内。根据常规技术，晶片滑移及硅去湿是常见问题。通过高温及长处理时间实现表面扩散。然而，归因于单晶半导体装置层62与下伏电介质(例如，sio2)层之间的热膨胀系数的失配，长程表面粗糙度仍受单晶半导体装置层62中的压缩应力约束。典型粗糙度为2埃的数量级，如通过均方根方法在30um×30um表面区域内计算。根据本发明，在约1000℃与约1200℃之间的温度下，si表面上的si原子的迁移率对于有效表面扩散是足够高的。用于表面扩散的驱动力是随局部表面曲率及应力而变化的化学梯度。拉伸应力促进从峰到谷的表面扩散使得表面变得平整。高温及拉伸应力是有效表面平整的标准。外延平整是热过程，其在水平流动单晶片外延反应器中采用与载气(通常h2)组合的蚀刻气体(例如cl2或hcl)，以在相对高温度下(例如在约900℃与约1150℃之间或在约1000℃与约1100℃之间)使单晶半导体装置层62表面平整。过程持续时间为约几分钟，例如在约1分钟与约60分钟之间。由于有限热预算，经整饰单晶半导体装置层62的表面粗糙度通常在2埃到4埃的数量级，如通过均方根方法在30um×30um表面区域内计算。然而，常规外延平整无法将粗糙度从～100a(在30um×30um表面扫描内的均方根方法)减小到1埃与1.5埃之间，如通过均方根方法在30um×30um表面区域内计算。再次，粗糙度受限于单晶半导体装置层62中的压缩应力。根据本发明的方法，必须在高温(例如1000℃及更高)下实现单晶半导体装置层62中的拉伸应力对平整的影响。基本机制是拉伸应力促成波状表面上的化学梯度，其驱动从表面的峰移动到谷的表面原子的扩散。根据本发明的方法，单晶半导体装置层62的经暴露表面可经历平整工艺(例如外延平整及/或化学机械抛光(cmp))，以将表面粗糙度减小到优选rms2×2um2的水平，其小于约2埃、甚至更好小于约1.5埃，或甚至小于约1.0埃，例如在约0.8埃与约1.2埃之间或在约0.8埃与约1.0埃之间。根据下列方程式计算均方根。粗糙度轮廓含有沿迹线的有序、等距点，且yi是从平均线到数据点的垂直距离。在30微米×30微米表面区域内测量粗糙度。任选地，取决于多层结构的最终用途的要求，后侧层可经移除或可留在处置晶片上。优选地，在使单晶半导体装置层62平整之后移除后侧层。一旦使单晶半导体装置层62平整，移除后侧应力层将不变更表面粗糙度。例如，可使用等离子体蚀刻或湿蚀刻(如在常规晶片清洗工具中具有5体积％到49体积％浓度的hf溶液)移除二氧化硅层。已详细描述本发明，将明白在不背离所附权利要求书中定义的本发明的范围的情况下，修改及变化是可能的。实例下列非限制性实例经提供以进一步说明本发明。实例1在单晶硅处置晶片的后表面上沉积包括硼掺杂硅的应力层。对于每一晶片，应力层的厚度是4微米。使用硼浓度为1×1021个原子/cm3的浓度的硼掺杂硅应力层(“高应力层”或“高sl”)沉积第一晶片。使用硼浓度为1×1018个原子/cm3的浓度的硼掺杂硅应力层(“低应力层”或“低sl”)沉积第二晶片。使用硼浓度为1×1020个原子/cm3的浓度的硼掺杂硅应力层(“中间应力层”或“中间sl”)沉积第三晶片。在此实例中，处置晶片包括300mm直径p单晶硅晶片。晶片的厚度是775微米，且每一晶片经硼掺杂到1.0×1015个原子/cm3的浓度。硼掺杂外延层分别使用三氯硅烷(tcs)及乙硼烷作为si及硼前驱体而沉积于晶片的后侧上。将asme3200外延反应器用于在大气压下且在1100℃的温度下使用h2载气沉积硼掺杂硅后侧层。后侧硼掺杂硅层沉积到4微米的厚度。根据smart技术制备五个绝缘体上硅结构。在层转移过程之后，绝缘体上硅结构包括处置晶片，所述处置晶片具有：硼掺杂硅后侧层；二氧化硅电介质层，其具有250埃的厚度；及单晶硅装置层，其具有500埃的厚度。通过在相同asme3200外延反应器中使用h2载气及hcl在1000℃的温度下且在2.8托的分压下持续200秒的外延平整而使单晶硅装置层的经暴露表面平整。制备包括处置晶片的三个soi结构，所述处置晶片包括高应力层、中间应力层及低应力层。制备包括不具有应力层的处置晶片的又两个soi结构。控制soi样本不接收外延平整工艺。无应力层样本经历与包括后侧应力层的结构相同的外延平整工艺。图2中展示如通过均方根方法在30um×30um表面区域内测量的表面粗糙度。如图2中展示，经制备不具有应力层(标记为无sl及控制)的两个soi结构展现约1.9埃或2埃的装置层的经平整暴露表面。对于经制备具有后侧应力层的soi结构，装置层的经暴露表面的粗糙度随硼的浓度增大而减小。高sl结构具有1.2埃的最佳粗糙度，这是可实现的最平整表面。在介绍本发明或其优选实施例的元件时，冠词“一”、“所述(the)”及“所述(said)”希望意味着存在所述元件中的一或多者。术语“包括”、“包含”及“具有”希望包含性且意味着存在除所列元件以外的额外元件。鉴于上文，可见实现本发明的若干目的且获得其它有利结果。由于可在不背离本发明的范围的情况下对上述产品及方法作出各种变更，因此希望上文描述中含有且所附图式中展示的所有事物应被解释为阐释性且无限制意义。当前第1页12