用于制造半导体装置的方法与流程

本发明涉及功率电子器件领域，以及更具体来说涉及用于制造半导体装置的方法。

背景技术：

在图21中，示出如从US 7 074643 B2已知的现有技术MOSFET 100。现有技术MOSFET 100由n+碳化硅（SiC）衬底80来制成，并且在第一主侧20与第二主侧22之间包括n-掺杂漂移层2。在第一主侧20上，布置两个n++掺杂源区3、3’，其各自在横向方向上（即，在与第一主侧20平行的方向上）通过p掺杂沟道层4、4’以及在与第一主侧20相反的侧上通过p+阱层5、5’（其比沟道层4、4’更高地掺杂）与漂移层2分隔。在由沟道层4、4’和阱层5、5’所包围的这样的两个源区3、3’之间，布置p++掺杂接触层65，其横向延伸到源区。由于其高掺杂浓度，p++掺杂接触层提供到第一主电极9（源电极）的良好欧姆接触。接触层65是浅层，其空间地（即，在深度方向上，该方向与第一主侧20垂直）延伸到接触层深度67（其与阱层5、5’相比没那么深），但是电气地且机械地接触阱层5、5’，以便将阱层5、5’连接到源电极9。接触层65与源区3和3’、沟道层4和4’重叠，使得接触层65是与第一主电极9相接触的唯一p掺杂层。

类似的现有技术装置从US 2010/200931 A1已知，所述文献示出在SiC MOSFET中具有p阱结构以及p+插塞。在n源区、阱层和插塞之间存在三重点，使得插塞与n源区不重叠，并且再次，插塞是与第一主电极接触的唯一p掺杂层。

US 2012/205670 A1公开了SiC MISFET，其具有布置在比源区更大深度中但是嵌入在p沟道层中的高p掺杂插塞。再次，发射极电极仅接触源区和高掺杂插塞。

技术实现要素：

本发明的一个目的是提供一种用于制造具有改进电气性质的功率半导体装置的方法，包括下列制造步骤：

(a)提供宽带隙衬底，其具有在半导体装置中形成漂移层的第一导电类型的低掺杂层，衬底具有第一侧以及与第一侧相反的第二侧，其中低掺杂层布置在第一侧上，

（b）然后在第一侧上创建一直到源区深度的第一导电类型的源区、与第一导电类型不同的第二导电类型的至少一个沟道层以及第二导电类型的阱层，所述源区具有比漂移层更高的掺杂浓度，

与第一导电类型不同的第二导电类型的所述至少一个沟道层具有沟道层深度，并且在横向方向上包围源区，方向与第一侧平行，由此将源区与漂移层在横向方向上分隔，

所述第二导电类型的阱层具有与沟道层深度至少同样大的阱层深度，并且具有比至少一个沟道层更高的掺杂浓度，其中阱层将源区与阱层的与第一侧相反的侧上的漂移层分隔，

（c）在步骤（b）之后，在第一侧上施加连续掩模层，然后通过连续掩模层去除材料，由此形成插塞掩模，所述插塞掩模具有在所述阱层和源区的中央区域中到与源层深度至少同样深并且与阱层深度相比没那么深的深度的插塞掩模开口，由此将所述源区分成两个源区，

在第一侧上施加第二导电类型的掺杂剂，使得在插塞掩模开口中创建第二导电类型的插塞，插塞延伸到与阱层深度至少同样深的插塞深度，并且具有比阱层更高的掺杂浓度，其中通过插塞的创建，将阱层分成两个阱层，

（d）在步骤（c）之后，在第一侧上创建两个栅极电极，其中的每个通过绝缘层与任何掺杂层分隔，

（e）在步骤（c）之后，在第一侧上创建作为欧姆接触的第一主电极，其接触源区、阱层和插塞。

在步骤（b）中，首先可以施加具有开口的第一掩模以用于沟道层的创建。然后施加第二导电类型的第一掺杂剂以用于沟道层一直到沟道层深度的创建。然后在第一掩模的横向侧上施加另外层，通过所述另外层，开口被缩窄，由此形成第二掩模。然后施加第一导电类型的第二掺杂剂以用于源区一直到源区深度的创建。然后施加第二导电类型的第三掺杂剂以用于至少一个阱层一直到阱层深度的创建。

在备选实施例中，在步骤（b）中，可以在第一侧上施加具有开口的第三掩模以用于源区的创建，所述第三掩模包括第一掩模层以及在第一掩模层上的第二掩模层，其中第一掩模层具有比第二掩模层更高的蚀刻选择性。然后施加第一导电类型的第二掺杂剂以用于源区一直到源区深度的创建。第三掩模也可称为源区掩模。然后施加第二导电类型的第三掺杂剂以用于阱层一直到阱层深度的创建。

此后，在第一侧上执行蚀刻步骤，通过所述蚀刻，与第二掩模层相比，第一掩模层在开口处更进一步地被去除。然后去除第二掩模层，其中剩余的第一掩模层形成第四掩模。第四掩模也可称为沟道层掩模。然后施加第二导电类型的第一掺杂剂以用于两个沟道层一直到沟道层深度的创建。

这类制造方法的优点在于，两个第一有面层（即，源区和阱层）能够通过相同的掩模来制造。此外，因为使得用于将第一有面层彼此对齐的任何特殊对齐过程冗余化，源区和阱层可通过与用于形成沟道层的掩模自对齐的掩模来制造或正好相反，即，沟道层可通过与用于形成源区和阱层的掩模自对齐的掩模来制造，使得所有第一有面层通过相同的掩模或自对齐的掩模来制造，从而导致这些层的定位的高精度以及简化制造方法。连同自对齐层的形成，方法允许在单独的注入/沉积步骤中形成沟道层和阱层，其两者都具有相同的导电类型，使得相同的导电类型的这些层的掺杂浓度能够单独地被优化，并且赋予更多的设计自由度。

MOS（金属氧化物半导体）单元通过前面的区域来形成。深度高掺杂插塞改进与阱层的接触。其深度与阱层的深度至少同样大，以保护MOS单元的沟道层免受电场的尖峰，其在MOS单元的中心下面（即插塞的位置之下）是最高的。这避免非期望寄生动作（在MOSFET的情况下的寄生晶体管以及在IGBT的情况下的寄生晶闸管），以及它减少短沟道效应（参见图26）。在这个图26中示出的是对于300 nm宽沟道（作为源区与漂移层之间的沟道层的扩展），泄漏电流对于比雪崩击穿电压更小的正向阻断电压突然升高，从而引起装置的过早击穿。对于具有相同沟道宽度的发明MOSFET，击穿能够偏移到更高的正向阻断电压。

另外，栅极绝缘体中的电场的强度通过插塞而被降低，其中该效果对更深插塞更为显著。图22至图25示出经过装置的MOS单元的不同平面的电场。在图22至图25中，插塞深度相对于p阱层的深度来给出。“现有技术”意味着插塞与p阱层相比没那么深。“D1”意味着插塞和p阱层具有相同深度。“D2”应意味着插塞深度是阱层深度的1.5倍，以及“D3”意味着插塞深度是阱层深度的二倍。

图22示出在两个MOS单元之间从第一到第二主侧的电场（沿图2中的线条A--A所截取）。图23是来自图22的在栅极电极7的第一绝缘层72与漂移层2之间的界面处（图22的虚线区域）的细节。从这个图显而易见的是，电场在宽带隙材料中以及在栅极电极的绝缘层（例如栅氧化物）中降低。图24示出与第一主侧平行的平面（沿图2中的线条B--B所截取）中的电场；示出沟道层的非耗尽区47中和沟道层的耗尽区48中的电场。图25示出沿图2中的线条C--C的电场，该平面位于与线条A--A平行并且经过沟道层。对于全部平面，电场的巨大降低是显而易见的，这个效果因现有技术装置中具有插塞深度（其与阱层深度相比更小）的插塞而甚至更大。

由于插塞的高掺杂浓度，建立与第一主电极的良好欧姆接触。由于插塞被创建在其中仅存在低掺杂n-漂移层的掺杂剂和阱层的p+掺杂剂的区域中，所以不存在对于p++掺杂剂的过度补偿的需求，并且完全p++掺杂剂有助于有效掺杂（具有对过度补偿n-漂移层掺杂的可忽略需求）。

在从属权利要求中公开本发明主题的另外优选实施例。

附图说明

在下文中将参照附图更详细地解释本发明的主题，其中：

图1示出发明IGBT；

图2示出发明MOSFET；

图3和图5至图10、图12以及图16至图17示出用于制造宽带隙半导体装置（IGBT/MOSFET）的发明方法的步骤；

图11示出图10中的根据虚线圈的细节；

图4示出备选制造步骤（a）；

图13示出图12的半制造装置的备选方案；

图14、图15示出备选制造方法的制造步骤（步骤（b））；

图18至图20示出另外的备选制造方法的制造步骤（步骤（b））；

图21示出现有技术碳化硅MOSFET；

图22至图25示出沿经过图2示范所示的MOS单元架构的不同截面的电场；以及

图26示出引起过早击穿的短沟道效应的减小。

在附图标记列表中概括附图中使用的附图标记及其含意。一般来说，相似或者相似功能的部分被赋予相同附图标记。所述实施例意在作为示例并且应该不限制本发明。

具体实施方式

图1示出发明绝缘栅双极晶体管（IGBT）1。IGBT 1是宽带隙装置，例如碳化硅装置，其包括装置的第一主侧20和与第一主侧20相反的第二主侧22之间的低（n-）掺杂漂移层2。宽带隙材料应是具有至少2 eV的带隙的材料，像碳化硅、氮化镓或钻石，并不排除其它宽带隙材料。取决于电压类，选择漂移层2的掺杂浓度和厚度。示范地，漂移层2具有在1*10¹²与1*10¹⁷ cm^-3之间的掺杂浓度以及在1至500 μm之间的厚度。厚度将在深度方向上（即在与第一主侧20垂直的方向上）测量。

对于发明IGBT，p+掺杂集电极层8布置在第二主侧22上，并且示范地具有在1*10¹⁸与1*10²⁰ cm^-3之间的掺杂浓度。集电极层8接触第二主电极90，其是IGBT的集电极电极。在漂移层2与集电极层8之间，可布置n掺杂缓冲层25，其具有比漂移层2更高的掺杂浓度（在图1中通过虚线示出）。缓冲层可具有在1*10¹⁷与1*10¹⁹ cm^-3之间的示范掺杂浓度以及一直到3 μm的厚度。

对于如图2所示的发明MOSFET，在第二主侧22上，布置n+掺杂漏极层80，其示范地具有在1*10¹⁸与1*10²⁰ cm^-3之间的掺杂浓度。漏极层80接触第二主电极90，其是MOSFET的漏极电极。

下面，第一主侧20上的设计对IGBT（图1）的示例来进一步解释，但是也可适用于MOSFET（图2）。

在第一主侧20上，布置了具有源区深度30的两个n++掺杂源区3、3’，其具有比漂移层2更高的掺杂浓度。全部深度应从第一主侧20来测量，即，深度应是在层/区域所延伸到的深度方向上的最大距离。第一主侧应是这种平坦平面，其是最外面的平面，其中衬底/半导体材料可在第一主电极被布置所在的装置的这种侧上获得。示范地，源区深度30测量达到0.5 μm。掺杂浓度可在1*10¹⁸与1*10²¹ cm^-3之间或者在1*10¹⁹与1*10²¹ cm^-3之间变化。示范地，属于一个MOS单元的源区3、3’相互具有总共7 μm的横向距离。

在源区3、3’的两个外横向侧上（在不是彼此相向的n++源区的外横向侧上，即，在其之间不形成公共开口，并且其位于栅极电极7之下），布置p掺杂沟道层4、4’。因此，p沟道层4、4’包围外横向侧上（即，与第一主侧20平行并且在栅极电极7之下的n源区3、3’的一侧上）的n源区3、3’。示范地，沟道层4、4’具有沟道层深度40，其比源区深度30更大。每个源区3、3’在横向方向上通过在与第一主侧20平行的方向上的沟道层4、4’与漂移层2分隔。沟道层4、4’可以具有在1*10¹⁶与1*10¹⁸ cm^-3之间的掺杂浓度。

p+掺杂阱层5、5’（其具有比沟道层4、4’更高的掺杂浓度）将两个源区3、3’与阱层的与第一主侧20相反的侧上的漂移层2分隔。

示范地，阱层5、5’的掺杂浓度可以是沟道层4、4’的掺杂浓度的至少10倍，或者阱层5、5’的掺杂浓度可以处于沟道层4、4’的掺杂浓度的10倍与100倍之间。阱层5、5’可具有在1*10¹⁷与1*10²¹ cm^-3或者在1*10¹⁸与1*10²⁰ cm^-3之间的掺杂浓度。

阱层5、5’具有阱层深度50，其与沟道层深度40至少同样大。因此，阱层5、5’可延伸到与沟道层4、4’相同的深度，或者它们可比沟道层4、4’更深。阱层5、5’和/或沟道层4、4’的深度示范地可达到3 μm。

在沟道层4、4’中，MOS沟道可从源区3、3’到漂移层2来形成。沟道在衬底产品10中从靠近表面的源区3、3’延伸到漂移层2。因此，沟道层4、4’的掺杂浓度（其必须低于阱层5、5’的掺杂浓度）是从第一主侧20最大一直到源区3、3’的深度（即一直到在其中沟道可形成的深度）的掺杂浓度。

在两个源区3、3’之间，布置p++掺杂插塞6，其具有比阱层5、5’更高的掺杂浓度。在示范实施例中，插塞6的掺杂浓度是阱层5、5’的掺杂浓度的至少10倍。在另一个示范实施例中，插塞6的掺杂浓度处于阱层5、5’的掺杂浓度的10倍与100倍之间。插塞6可具有在2*10¹⁷与2*10²¹ cm^-3之间或者在1*10¹⁹与2*10²¹ cm^-3之间的掺杂浓度。

插塞6从与源层深度30至少同样深的深度延伸到插塞深度60，其与阱层深度50至少同样深，示范地深于阱层深度50。在插塞6与两个源区3、3’之间，阱层5、5’在第一主侧20上延伸到衬底产品10的表面并且接触第一主电极9。因此，阱层5、5’将插塞6与源区3、3’分隔。由于插塞6完全布置在比源区3、3’更深的平面（平行于第一主侧20的平面）中，源区3、3’总是通过阱层5、5’与插塞6分隔。通过这种布置，确保源区3、3’不与插塞6重叠。由于宽带隙半导体材料的本征掺杂等级与低带隙半导体材料（例如硅）相比是可忽略的，并且由于插塞6和源区3、3’的掺杂浓度处于相同数量级之内，所以通过n和p掺杂层的重叠，能够创建其中没有掺杂剂为电活性的区域，即，这种区域将是绝缘的。这种效应通过本发明结构来避免。

源区3、3’通过阱层5和5’以及沟道层4和4’与漂移层2分隔。

插塞6布置在来自第一主侧20的凹进处，所述凹进处示范地具有处于0°与60°之间的开口角度α。如在图11中所示出的，0°的开口角度α应是与第一主侧20呈90°的角度。高达45°的开口角度α应是导致具有凹进处的增加的深度、降低的直径的开口的角度。这种开口角度α导致源区3和3’以及阱层5和5’的更大接触，并且可改进掺杂剂的注入以用于创建作为掺杂剂的插塞，其以与垂直于第一主侧20不同的其它角度来施加，其也可有助于注入。另外地，源区3、3’与第一主电极8的接触区域能够通过创建从插塞6的宽度退回的栅极电极7来改进，即，在其之间建立与第一主电极9的接触的两个栅极电极7彼此具有大于插塞6的宽度的距离，使得第一主电极9在横向、倾斜侧上并且从顶部接触源区3、3’。

开口角度α可以是恒定角度（即，凹进处具有直侧壁）或者角度可变化，示范地限定弯曲（u形）侧壁或通过多角度的侧壁

在第一主侧20上，布置两个栅极电极7，其中的每个包括第一绝缘层72、第二绝缘层74和栅极层70，其通过第一绝缘层72与任何掺杂层分隔。源区3和3’、沟道层4和4’以及漂移层2延伸到栅极电极，即，延伸到第一绝缘层72。栅极电极7作为平坦栅极电极（如图1和图2所示）来形成，其中栅极电极7布置在源区3和3’、沟道层4和4’以及漂移层2顶上，使得可通过经由施加比MOS界面的阈值电压更高的栅极电压来倒转沟道层而在源区3、3’与漂移层2之间的栅极电极7之下的沟道层4、4’中生成MOS沟道。

在第一绝缘层72是氧化物层而栅极层70是金属的情况下，倒转沟道称作MOS沟道（金属-氧化物/绝缘体-半导体），而否则（绝缘层72、74由任何绝缘材料来制成；例如，电介质（例如高k材料）或者硅酸盐玻璃（例如PSG或BPSG），并不排除其它绝缘体）沟道又可称作MIS沟道（金属-绝缘体-半导体）。作为用于栅极层70的材料，可使用任何适当导电材料，像金属或掺杂多晶硅。术语MOS装置/MOSFET还应涵盖这类MIS装置/MISFET，并且也适用于MOS/MIS控制的IGBT。

第一主电极9在第一主侧20上作为欧姆接触来形成，其接触两个源区3、3’和插塞6，以及两个阱层5、5’。对于如图1所示的IGBT 1，第一主电极9充当发射极电极，对于如图2所示的MOSFET，第一主电极9充当源极电极。可通过首先在两个栅极电极7之间的开口中形成金属层以创建到插塞6、阱层5和5’以及源区3和3’的欧姆接触，来形成第一主电极9。在形成欧姆接触的金属层上，然后生成另一个金属层，其接触第一金属层。另外，第二金属层还覆盖栅极电极7上的区域，即，它覆盖第二绝缘层74，并且由此与栅极层70绝缘。

先前所公开的结构形成MOS单元，以控制IGBT和/或MOSFET。MOS单元在一个第一主电极接触开口与第二电极90之间形成，即，MOS包括插塞6、插塞6的两侧上的阱层4和4’、源区3和3’、沟道层4和4’、漂移层2以及集电极层8或漏极层80。

单元（即单元中的区域）可设计成由规则图案（像条带、六边形、三角形或正方形设计）来形成。在功率半导体装置中，可布置这类MOS单元的一个或多个。这类MOS单元可彼此互连。

装置可设计为如图1和图2所示的垂直装置，但是也有可能使它们设计为横向装置，其中源极和漏极（MOSFET）或发射极和集电极（IGBT）布置在装置的同一侧。对于发明IGBT，本发明深插塞6可适用于所有不同种类的IGBT，例如反向导通IGBT，其具有布置在第二主侧22上的交替p+集电极区和n+短区，示范地还例如双模绝缘栅晶体管（BIGT），其另外具有由交替较小p+和n+短区所包围的第二主侧22上的装置的中心部分中的大引导（pliot）p+集电极区。可连接引导和短区。在US 8 212 283 B2中公开这类BIGT，该文献应通过对BIGT的设计的引用来结合。

本发明IGBT可设计为非穿通IGBT或者设计为具有布置在n-掺杂漂移层2与p+掺杂集电极层8之间的缓冲层25的穿通/软穿通IGBT。在非穿通设计的情况下，E场的形状是三角形一直到雪崩击穿。在其它情况下，E场穿透漂移层2与缓冲层25之间的界面，其中它由于缓冲层的高掺杂浓度而被停止。

超结设计对所有种类的发明装置是可能的。用于超结的示范技术途径基于沟槽蚀刻然后接着外延再填充或者顺序外延生长然后接着多个注入，并不排除其它技术。

对于制造发明宽带隙半导体装置，执行下列制造步骤。在步骤（a）中，提供具有形成半导体装置中的漂移层2的第一导电类型的低掺杂层的宽带隙衬底产品10。衬底产品10具有第一侧12以及与第一侧12相反的第二侧14，其中低掺杂层布置在第一侧12上。在第二侧14上，衬底产品10在垂直IGBT的情况下包括p+掺杂衬底，其或者其部分形成最终IGBT装置中的集电极层8。层8可在制造过程结束时被薄化。

在步骤（b）中，在第一侧12上，将具有比漂移层2更高的掺杂浓度的n掺杂源区3、3’一直创建到源区深度30。创建具有沟道层深度40的至少一个p掺杂沟道层4、4’。源区3、3’在与第一侧12垂直的方向上通过沟道层4、4’与漂移层2分隔。沟道层深度40比源区深度30更大。创建p+掺杂阱层5、5’，其具有阱层深度50（其与沟道层深度40至少同样大）并且具有比至少一个沟道层4、4’更高的掺杂浓度。阱层5、5’将源区3与阱层的与第一侧12相反的侧上的漂移层2分隔。

在步骤（c）中并且在步骤（b）之后，创建p++掺杂插塞6，其具有插塞深度60，该插塞深度60比阱层深度50更大。对于插塞6的创建，将连续掩模层施加在第一侧12上，并且然后从连续掩模层以及基础层（即，源区3和阱层5）去除材料，由此形成具有插塞掩模开口的插塞掩模62（图11，其是来自图10中虚线圆的细节）。在阱层5和源区3的中央区域中创建插塞掩模到与源层深度30至少同样深（或比源层深度30更深）并且与阱层深度50相比没那么深（即，插塞掩模62不延伸到漂移层2）的深度，由此将源区3分成两个源区3、3’。“中央区域”应意味着在源区3和阱层5的中央区域中创建插塞掩模开口，使得在已经创建了插塞掩模开口之后，源区3和阱层5存在于开口的两个相对的侧上（即，源区3和3’以及阱层5和5’）。

通过插塞掩模开口与源区深度30至少同样深，确保插塞6在其中不存在来自源区3、3’的n++掺杂剂的区域（即，插塞6不是过度补偿区）中创建。插塞6在其中仅存在来自阱层5的p+掺杂剂的区域中创建，并且如果插塞延伸到比阱层5更大的深度，来自漂移层2的n-掺杂剂也延伸到比阱层5更大的深度，这由于漂移层2是低n掺杂的且插塞6是高p掺杂的而容易被过度补偿。

p掺杂剂示范地通过注入或通过沉积被施加在第一侧12上，使得p++掺杂插塞6在插塞掩模开口中创建。

插塞布置在两个源区3、3’之间。插塞6的掺杂浓度比阱层5、5’的掺杂浓度更高。插塞的掺杂浓度可以是阱层5、5’的掺杂浓度的至少10倍。在另一个示范实施例中，插塞6可采用处于阱层5的掺杂浓度的10倍与100倍之间的掺杂浓度来创建。插塞6可采用在2*10¹⁷与2*10²¹ cm^-3之间或者在1*10¹⁹与2*10²¹ cm^-3之间的掺杂浓度来创建。插塞可具有最大5 μm或者最大3 μm的宽度。

在步骤（c）之后的步骤（d）中，在第一侧12上创建栅极电极7。每个栅极电极7包括导电栅极层70，其通过采用薄第一绝缘层72形式的绝缘层与任何掺杂层分隔。示范地，第二绝缘层74（其比第一绝缘层72更厚）在栅极层70上形成。

在步骤（c）之后的步骤（e）中，第一主电极9在第一侧12上作为欧姆接触来创建，其接触两个源区3和3’、两个阱层5和5’以及插塞6。

在图3和图6至图12和图16中，示出用于制造宽带隙非穿通功率IGBT的方法。在图3中，示出步骤（a）的衬底产品。衬底产品10包括形成装置中的漂移层2的低掺杂层。在第二侧14上，衬底产品10包括形成集电极层8的更高p+掺杂层。示范地，通过提供p+掺杂衬底来制作衬底产品10，该p+掺杂衬底形成最终IGBT中的集电极层8，在其上示范地通过外延生长来创建作为漂移层2的低（n-）掺杂层。层8可在制造过程结束时被薄化。

备选地，如图4所示，对于穿通IGBT（其中缓冲层25布置在漂移层2与集电极层8之间），可提供p+掺杂衬底。在p+掺杂衬底上，首先示范地通过外延生长来创建n掺杂缓冲层25并且然后创建n-掺杂漂移层2。层8可在制造过程结束时被薄化。

通过这种外延生长，示范地创建恒定掺杂浓度的层，但是当然掺杂浓度的变化也是可能的，例如在从第一侧12到第二侧14的方向上降低掺杂浓度。以上给出的掺杂浓度的值应在恒定掺杂浓度（并不排除由于制造方法的不完美引起的掺杂浓度的变化）的情况下被理解为平均掺杂浓度或者在变化掺杂浓度的情况下被理解为最大掺杂浓度。同样的情况应适用于注入剖面，其通过具有不同能量和剂量的多个级联来定义，并且可通过若干高斯剖面（每个级联一个高斯剖面）的叠加来形成任何种类的均衡剖面。

为了创建发明MOSFET，可提供衬底产品10（图5），其通过提供n+掺杂衬底（其或者其部分在最终MOSFET装置中形成漏极层80）来制成。在n+掺杂衬底上，可例如通过外延生长来创建漂移层2。层80可在制造过程结束时被薄化。

在示范实施例中，在步骤（b）中，如图6所示的，首先施加第一掩模42，其具有多晶硅层44，该多晶硅层44具有用于创建沟道层4的开口。示范地，为了创建第一掩模42，首先形成包括薄氧化物（SiO2）、多晶硅和氧化物层的层的连续叠层，其然后向下蚀刻以形成第一掩模42，该第一掩模42具有用于沟道层4的开口。示范地，开口具有总共20 μm的宽度（宽度应是可放置到与第一侧12平行的平面中的区域/开口中的圆的最大直径）。总体掩模叠层应具有这样的厚度，使得阻止掺杂剂在这类区域（其通过掩模来覆盖）中渗入衬底产品10。掺杂剂应在掩模开口的位置处渗入衬底产品10中。

然后例如通过注入或沉积来在衬底的第一侧上施加第一掺杂剂41（p掺杂剂）以用于创建沟道层4。如果注入掺杂剂，掺杂剂被施加在第一侧上并且施加到衬底中。如果沉积掺杂剂，掺杂剂施加在第一侧上并且施加到衬底上。

在示范实施例中，铝或硼作为第一掺杂剂41来施加。这个过程可在升高的温度（示范地在高达700℃的温度）执行。全部掺杂剂31、41、51、61以任何适当角度来施加到第一主侧20。它们可与第一主侧20垂直地施加，但是如果期望的话，可使用任何其它入射角。

对于注入（沉积），可施加在1*10¹¹与1*10¹⁶ cm^-2之间的剂量和/或在1 keV与1 MeV之间的能量。因此，可创建沟道层4，其具有在1*10¹⁶与1*10¹⁸ cm^-3之间的掺杂浓度。第一掺杂剂41可施加到最大2 μm的沟道层深度40。

然后另一个氧化物层作为另外层来生成（例如通过氧化多晶硅层以形成另一个氧化物层），其覆盖其余多晶硅层44到顶部和横向侧，使得开口缩窄（图7），由此形成第二掩模32，其自对齐到第一掩模42。示范描述的过程可称作通过多晶硅的氧化的自对齐过程。再次，总体掩模叠层应具有这样的厚度，使得阻止掺杂剂在这类区域（其通过掩模来覆盖）中渗入衬底产品10。

然后施加（注入/沉积）第二n掺杂剂31，以用于创建源区3。该源区3比沟道层4更浅但更高地掺杂，使得沟道层4将源区3与漂移层2分隔。第二掺杂剂31以示范地在1*10¹³与1*10¹⁶ cm^-2之间的剂量和/或在1 keV与500 keV之间的能量施加一直到示范地最大0.5 μm的源区深度30。

在备选方法中，为了创建第一掩模42，如先前所述的层的连续叠层（即，可以是氧化物层的基本掩模层、多晶硅层和覆盖掩模层，其可以是氧化物层）。再次蚀刻这些层以形成开口，并且施加第一掺杂剂41（图6）。然后，在覆盖掩模层是氧化物层的情况下，顶部掩模层49示范地通过沉积而作为连续层来施加，其由与第一掩模42的覆盖掩模层不同的材料（示范地为氮化硅或多晶硅）来制成（图14）。此后，蚀刻步骤（示范地为干式蚀刻）在没有保护掩模的情况下执行。通过这个步骤，顶部掩模层49在第一掩模42的顶端上并且在第一掩模开口中被去除，即，在与衬底产品10（图15）的界面（其是开口的底部侧）处被去除。顶部掩模层49材料然而保留在开口的横向侧处，使得第二掩模32具有比第一掩模42更窄的开口。蚀刻过程在第一掩模42的覆盖掩模层处停止。然而，顶部掩模层材料或者顶部掩模层材料的至少部分在开口的横向侧上保留（由此形成剩余的顶部掩模层49’），使得第一掩模42和剩余的顶部掩模层49’形成第二掩模32。蚀刻步骤以定向的方式来执行，使得顶部掩模层对蚀刻敏感（即，顶部掩模层在第一掩模42的顶部以及在第一掩模开口底部被去除），但是使得它在第一掩模42的侧壁上保留并且使得覆盖掩模层充当蚀刻终止。这意味着，所谓的“隔离片”通过顶部掩模层（例如SiN、多晶硅或SiO2）采用与多晶硅的热氧化的上述情况类似的自对齐方式来生成。这种技术途径可称作通过隔离片的自对齐过程。

在已经执行了上述过程（通过多晶硅的氧化的自对齐过程或者通过隔离片的自对齐过程）的任一个之后，施加（注入/沉积）第三掺杂剂51（p掺杂剂），以用于将阱层5一直创建到阱层深度50的（图8）。第三掺杂剂51（例如铝或硼）以在1*10¹¹与1*10¹⁶ cm^-2之间的剂量和/或在1 keV与1 MeV之间的能量施加一直到示范地最大2 μm的阱层深度50。阱层5创建为具有是沟道层4、4’的掺杂浓度的至少10倍的掺杂浓度，或者示范地具有处于沟道层4、4’的掺杂浓度的10倍与100倍之间的掺杂浓度。阱层5的掺杂浓度可在1*10¹⁸与1*10²⁰ cm^-3之间或者在1*10¹⁷与1*10²¹ cm^-3之间。

阱层5、5’还可采用逆行剖面来形成，这意味着，阱层5的最大掺杂浓度布置成靠近对于漂移层2的p/n结，而局部掺杂浓度朝第一主侧20减小。层/区域的掺杂浓度应被理解为层/区域的最大掺杂浓度，如果没有另加说明的话。

再次，注入/沉积可在比室温更高的温度（示范地在高达700℃的温度）执行。阱层深度50与沟道层深度40至少同样大。应确保阱层在阻断情形期间不耗尽，由此防止第一与第二主电极之间的短接。

源区3是过度补偿层，这意味着，在该层中，其它导电类型的掺杂剂也存在，例如在源区3中，还施加沟道层4的第一掺杂剂41和阱层5的第三掺杂剂51，但是因为第二n掺杂剂31主导，所以这个层为n型（更高的n掺杂浓度）。

如图9所示，在已经创建了源区3、沟道层4以及阱层5之后则第二掩模32被去除。新的连续掩模材料层（其能够由氧化物来制成）被施加并且蚀刻成在源区3和阱层5的中央区域中具有开口，由此形成插塞掩模62。插塞掩模通过插塞掩模62、源区3延伸到阱层5内的区域或者至少延伸到源区3和阱层5之间的界面，由此将源区分为两个源区3、3’并且将阱层5分为两个阱层5、5’。第四掺杂剂61（p掺杂剂，例如Al或B）可例如以在1*10¹¹与1*10¹⁶ cm^-2之间的剂量和/或在1 keV与1 MeV之间的能量施加一直到插塞深度60，其与阱层深度50至少同样大或者比阱层深度50更大。示范地，插塞深度60是阱层深度50的1.05至1.5倍（即，5至50%）或者高达2倍乃至高达4倍（图10）。例如在1500℃至1900℃之间的高温的激活退火（activation anneal）步骤可跟随其后。此后，可执行牺牲氧化步骤。当在大于0°的开口中注入用于插塞的p掺杂剂，p掺杂剂可被引入到源区3、3’中。为了减少或消除这种不期望的p掺杂，其导致有效n掺杂的减少，源区3、3’中的p掺杂剂能够通过牺牲氧化而被减少或消除。

由于插塞6的引入，源区3和阱层5分为两个源区3、3’和两个阱层5、5’。

插塞6上方的开口（即，通过阱层5和5’、源区3和3’以及插塞掩模62形成）示范地具有处于0°与60°之间或处于0°与45°之间的开口角度α。如在图11中所示的，0°的开口角度α应是与第一主侧20呈90°的角度。高达60°的开口角度α应是导致对于更大深度、具有降低的直径的开口的角度。这种更宽的开口角度α可改进掺杂剂的注入以用于创建插塞6，因为以与垂直于第一主侧20不同的其它角度来施加的掺杂剂也可有助于注入。0°的开口角度α可确保掺杂剂仅在开口的底部处施加。

现在，去除插塞掩模62（图12）。图12示出其中开口角度α大于0°（在图中大约45°）的情况，并且图13示出其中开口角度α为0°的情况。现在通过施加第一绝缘层72（其覆盖漂移层2的延伸到第一侧12的表面的那些部分、沟道层4和4’以及源区3和3’的外部）来创建栅极电极7（图16）。外部应意味着两个源区3、3’中不彼此相向的那些部分。施加导电栅极层70，并且在它上面，施加第二绝缘层74，其将栅极层70与第一主电极9电子绝缘。在不被栅极电极7所覆盖的源区3、3’（其中插塞6和阱层5、5’在其之间）上的开口中，创建采取IGBT 1的发射极电极或者MOSFET 1’（金属氧化物半导体场效应晶体管）的源极电极的形式的作为欧姆接触的第一主电极9。示范地，第一主电极9通过首先在开口中施加金属层以接触p++插塞6、阱层5和5’以及源区3和3’来创建，并且然后施加另外覆盖栅极层70上的第二绝缘层74的另一个金属层（图17）。

在第二侧14上，创建采取IGBT 1的集电极电极或者MOSFET 1’的漏极电极的形式的作为欧姆接触的第二主电极90。

在图6至图10所示的过程中，p+阱层5和5’以及源区3和3’首先在一个MOS单元中作为公共层，即连续层3、5来创建，并且通过引入p++插塞6，阱层5和源区3被分为插塞6的横向侧上的两个分隔的阱层5和5’、源区3和3’。因此，术语阱层还应涵盖通过插塞6相互分隔的两个阱层5、5’，以及术语源区应涵盖两个源区3、3’。沟道层4、4’同样首先作为公共层来创建，其然后通过阱层5和5’和/或源区3和3’的引入而分为两个分隔的沟道层4、4’。

在图18至图20中，示出了对于步骤（b）的备选制造方法。在在步骤（a）中已经提供低掺杂衬底产品10（图3、图4或图5）之后，第一掩模层35和在其上的第二掩模层36被施加在第一侧12上。第一掩模层35具有比第二掩模层36更高的蚀刻选择性，这应意味着在下面的蚀刻过程中，与第二掩模层36的材料相比，第一掩模层35的材料对蚀刻过程更敏感。开口通过第一和第二掩模层35、36向下创建到衬底产品10（即，到漂移层2），由此在第一层12上创建第三掩模34（源区掩模）。第二掺杂剂31（n掺杂剂）被施加以用于源区3一直到源区深度30的创建。源区3和3’、沟道层4和4’、阱层5和5’以及插塞6的所有值（像剂量、能量、掺杂浓度、掺杂类型等）应具有与先前在关于制造过程的章节中所公开的范围相同的示范范围。总体掩模叠层应具有这样的厚度，使得阻止掺杂剂在这类区域（其通过掩模来覆盖）中渗入衬底产品10。掺杂剂应在掩模开口的位置处渗入衬底产品10中。

然后第三掺杂剂51（p掺杂剂）被施加以用于阱层5一直到阱层深度50的创建。

现在在第一侧12上执行蚀刻步骤，由于第一掩模层35的更高蚀刻选择性，通过所述蚀刻，与第二掩模层36相比，第一掩模层35在开口处更进一步地被去除，使得开口以自对齐的方式被扩大。第二掩模层36现在可以被去除，由此创建通过剩余的第一掩模层35’形成的第四掩模46（沟道层掩模）。然后第一掺杂剂41（p掺杂剂）被施加以用于沟道层4、4’一直到沟道层深度40的创建（图20）。

用于插塞6、栅极电极7和主电极9、90的创建的下面的步骤与先前公开的步骤相同。

在图18至图20所示的过程中，p沟道层4、4’在一个MOS单元中作为分开的区域（沟道层4、4’）通过由阱层5、5’的更高掺杂浓度而在中央区域中主导的区来创建，其中源区3和3’以及阱层5和5’首先作为公共层3和5来创建（图18和图19），并且通过p++插塞6的引入，源区3和阱层5在插塞6的横向侧上分为两个分隔的源区3、3’以及阱层5、5’。

插塞6可作为逆行层来创建，该逆行层在浅深度具有更低掺杂浓度，以及在更大深度中具有更高、一直到最大掺杂浓度，该深度示范地可位于与阱层5、5’的最大掺杂浓度的深度同样深或者更深。

具有深p++插塞的本发明结构和制造方法可适用于具有MOS单元结构的不同半导体装置，例如MOSFET和MOS控制的IGBT。

在另一个实施例中，交换层的导电类型，即，第一导电类型的全部层为p型（例如漂移层2和源区3），而第二导电类型的全部层为n型（例如沟道层4、阱层5和插塞6）。

参考列表

1 IGBT

1’ MOSFET

10 宽带隙衬底产品

12 第一侧

14 第二侧

2 漂移层

20 第一主侧

22 第二主侧

25 缓冲层

3、3’ 源区

31 第二掺杂剂

30 源区深度

32 第二掩模

第三掩模（源区掩模）

35 第一掩模层

35’ 剩余的第一掩模层

36 第二掩模层

4、4’ 沟道层

41 第一掺杂剂

40 沟道层深度

41 第一掺杂剂

42 第一掩模

44 多晶硅层

45 氧化物层

第四掩模（沟道层掩模）

47 沟道层的非耗尽区

48 沟道层的耗尽区

49 顶部掩模层

49’ 剩余的顶部掩模层

5、5’ 阱层

50 阱层深度

51 第三掺杂剂

6 插塞

60 插塞深度

61 第四掺杂剂

62 插塞掩模

65 接触层

67 接触层深度

7 栅极电极

70 栅极层

72 第一绝缘层

74 第二绝缘层

8 集电极层

80 漏极层

9 第一主电极

90 第二主电极