半导体装置的测定方法与流程

本申请的说明书所公开的技术涉及半导体装置的测定方法。

背景技术：

如果针对使用了碳化硅(sic)的肖特基势垒二极管(schottkybarrierdiode，即，sbd)，或者，针对使用了碳化硅(sic)的结势垒控制肖特基二极管(junctionbarriercontrolledschottkydiode；jbs)，例如，如专利文献1(日本特开2014-229651号公报)所记载的那样，进行施加高电压的测试，则有时由于sic中的晶体缺陷而产生点破坏。

就以往的半导体芯片而言，有时流过电流的区域成为均匀的构造，特别地，在测定用探针的附近产生上述的点破坏。

在测定用探针的附近产生了点破坏的情况下，破坏时的损伤波及到探针，因此需要中断测试、更换探针。

专利文献1：日本特开2014-229651号公报

技术实现要素：

如上述所示，就以往的sic-sbd或者sic-jbs而言，如果进行施加高电压的测试，则有时由于sic中的晶体缺陷而产生点破坏。

该点破坏是在发生了正反馈的情况下通过热破坏而产生的，该正反馈是指在以晶体缺陷为起点产生高泄漏电流而发热，进而，通过该发热而使泄漏电流增加。

在该热破坏在探针的附近产生的情况下，电极融化飞散而附着到探针，或者，探针本身通过热而变形，产生上述这样的对探针的损伤。

如果在残存这样的损伤的状态下继续测定，则例如，产生诸如电极触痕变大引起组装问题，或者，对电极下部的半导体装置表面造成损伤而引起功能不全这样的测定问题。

因此，在探针的附近产生了点破坏的情况下，需要中断测试、更换探针。特别地，在使用了内含大量晶体缺陷的半导体材料，例如，碳化硅(sic)的半导体装置的测试中，由于大量产生点破坏，从而测试中断频率以及探针的更换频率变高。因此，存在处理能力下降的问题。

本申请的说明书所公开的技术就是为了解决上述所记载的问题而提出的，其涉及在对半导体装置施加高电压的测试时，为了防止损伤波及到探针，对在探针的附近产生点破坏这一情况进行抑制的技术。

本申请的说明书所公开的技术的第1方式是对半导体装置使用探针(21、25)而施加电压的半导体装置的测定方法，所述半导体装置具备：第1导电型的半导体衬底(1)；第1导电型的外延层(2)，其形成于所述半导体衬底(1)的上表面；至少1个第2导电型的第2导电型区域(3、5)，其在所述外延层(2)的表层具有轮廓而局部地形成；肖特基电极(11)，其覆盖所述外延层(2)的上表面以及所述第2导电型区域(3、5)的上表面而形成；阳极电极(12)，其形成于所述肖特基电极(11)的上表面；以及阴极电极(13)，其形成于所述半导体衬底(1)的下表面，使所述探针(21)与俯视观察时位于形成至少1个所述第2导电型区域(3、5)的所述轮廓的范围内的所述阳极电极(12)的上表面接触，施加电压。

另外，本申请的说明书所公开的技术的第2方式是对半导体装置使用探针(21、25)而施加电压的半导体装置的测定方法，所述半导体装置具备：第1导电型的半导体衬底(1)；第1导电型的外延层(2)，其形成于所述半导体衬底(1)的上表面；第1肖特基电极(11)，其在所述外延层(2)的上表面至少形成1个；第2肖特基电极(14)，其在所述外延层(2)的上表面至少形成1个，且，与所述第1肖特基电极(11)相比，与所述外延层(2)之间的肖特基势垒高；阳极电极(12)，其形成于所述第1肖特基电极(11)的上表面以及所述第2肖特基电极(14)的上表面；以及阴极电极(13)，其形成于所述半导体衬底(1)的下表面，使所述探针(21)与俯视观察时位于形成至少1个所述第2肖特基电极(14)的范围内的所述阳极电极(12)的上表面接触，施加电压。

发明的效果

本申请的说明书所公开的技术的第1方式是对半导体装置使用探针(21、25)而施加电压的半导体装置的测定方法，所述半导体装置具备：第1导电型的半导体衬底(1)；第1导电型的外延层(2)，其形成于所述半导体衬底(1)的上表面；至少1个第2导电型的第2导电型区域(3、5)，其在所述外延层(2)的表层具有轮廓而局部地形成；肖特基电极(11)，其覆盖所述外延层(2)的上表面以及所述第2导电型区域(3、5)的上表面而形成；阳极电极(12)，其形成于所述肖特基电极(11)的上表面；以及阴极电极(13)，其形成于所述半导体衬底(1)的下表面，使所述探针(21)与俯视观察时位于形成至少1个所述第2导电型区域(3、5)的所述轮廓的范围内的所述阳极电极(12)的上表面接触，施加电压。根据这样的结构，能够对在探针的附近产生点破坏进行抑制。

另外，本申请的说明书所公开的技术的第2方式是对半导体装置使用探针(21、25)而施加电压的半导体装置的测定方法，所述半导体装置具备：第1导电型的半导体衬底(1)；第1导电型的外延层(2)，其形成于所述半导体衬底(1)的上表面；第1肖特基电极(11)，其在所述外延层(2)的上表面至少形成1个；第2肖特基电极(14)，其在所述外延层(2)的上表面至少形成1个，且，与所述第1肖特基电极(11)相比，与所述外延层(2)之间的肖特基势垒高；阳极电极(12)，其形成于所述第1肖特基电极(11)的上表面以及所述第2肖特基电极(14)的上表面；以及阴极电极(13)，其形成于所述半导体衬底(1)的下表面，使所述探针(21)与俯视观察时位于形成至少1个所述第2肖特基电极(14)的范围内的所述阳极电极(12)的上表面接触，施加电压。根据这样的结构，能够对在探针的附近产生点破坏进行抑制。

本申请的说明书所公开的技术涉及的目的、特征、方案以及优

点通过以下示出的详细说明和附图变得更清楚。

附图说明

图1是概略地例示出实施方式涉及的半导体装置的局部构造的剖面图。

图2是概略地例示出实施方式涉及的半导体装置的局部构造的俯视图。

图3是概略地例示出实施方式涉及的半导体装置的整体构造的剖面图。

图4是用于对实施方式涉及的阳极p型区域的配置间隔进行说明的剖面图。

图5是用于对实施方式涉及的阳极p型区域的配置间隔进行说明的剖面图。

图6是用于对实施方式涉及的阳极p型区域的配置间隔进行说明的剖面图。

图7是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图8是概略地例示出实施方式涉及的半导体装置的构造的俯视图。

图9是例示出实施方式涉及的阳极p型区域的大小与探针的剖面大小之间的关系的图。

图10是用于对实施方式涉及的阳极p型区域的配置间隔进行说明的剖面图。

图11是用于对实施方式涉及的阳极p型区域的配置间隔进行说明的剖面图。

图12是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图13是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图14是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图15是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图16是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图17是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图18是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图19是概略地例示出实施方式涉及的半导体装置的构造的俯视图。

图20是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图21是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图22是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图23是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图24是概略地例示出实施方式涉及的半导体装置的构造的俯视图。

图25是概略地例示出实施方式涉及的半导体装置的构造的剖面图。

图26是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图27是例示出使用实施方式涉及的半导体装置，进行施加电压的测试的情况的剖面图。

图28是例示出实施方式涉及的产生了点破坏的情况下的半导体装置的情况的剖面图。

图29是图28所例示的构造的俯视图。

图30是例示出实施方式涉及的点破坏的情况的图。

图31是用于对实施方式涉及的点破坏的产生机理进行说明的剖面图。

图32是用于对实施方式涉及的点破坏的产生机理进行说明的剖面图。

图33是用于对实施方式涉及的点破坏的产生机理进行说明的剖面图。

具体实施方式

下面，一边参照附图，一边对实施方式进行说明。

此外，附图是概略地示出的，为了便于说明，适当地进行结构的省略，或者结构的简化。另外，在不同的附图分别示出的结构等的大小以及位置的相互关系并不一定是准确地记载的，而是能够适当变更。

另外，在以下所示的说明中，对同样的结构要素标注相同的标号而进行图示，它们的名称和功能也是相同的。因此，为了避免重复有时会省略关于它们的详细的说明。

另外，在以下所记载的说明中，即使有时会使用“上”、“下”、“侧”、“底”、“表”或者“背”等表示特定的位置和方向的术语，这些术语是为了方便起见而使用的，用以使实施方式的内容易于理解，与实际实施时的方向没有关系。

另外，在以下所记载的说明中，即使存在使用“第1”或者“第2”等序数的情况，这些术语是为了方便起见而使用的，用以使实施方式的内容易于理解，并不限定于由这些序数而可能产生的顺序等。

＜第1实施方式＞

下面，对本实施方式涉及的半导体装置的测定方法进行说明。为了便于说明，首先，对点破坏及其产生机理进行说明。

此外，在以下的说明中，将第1导电型设为n型，将第2导电型设为p型。

图28是例示出产生了点破坏的情况下的半导体装置的情况的剖面图。另外，图29是图28所例示的构造的俯视图。另外，图30是例示出点破坏22的情况的图。

如图28所例示的那样，本实施方式涉及的半导体装置具备：n+型的碳化硅半导体衬底1；n-型的外延层2，其形成于n+型的碳化硅半导体衬底1的上表面；肖特基电极11，其形成于外延层2的上表面；以及阳极电极12，其形成于肖特基电极11的上表面。

另外，本实施方式涉及的半导体装置具备在外延层2的表层，在俯视观察时夹着肖特基电极11而形成的p型的终端耐压保持层91。终端耐压保持层91在一部分的区域与肖特基电极11接合。

另外，本实施方式涉及的半导体装置具备终端保护膜92和阴极电极13，该终端保护膜92覆盖肖特基电极11以及阳极电极12而形成，该阴极电极13形成于碳化硅半导体衬底1的下表面。

另外，多个探针21与本实施方式涉及的半导体装置的阳极电极12的上表面接触。

有时由于上述这样的构造即半导体装置的晶体缺陷23，在探针21的附近产生点破坏22。

在测定用探针21的附近产生了点破坏22的情况下，破坏时的损伤波及到探针21，因此需要中断测试、更换探针。

这里，对点破坏的产生机理进行说明。

图31、图32及图33是用于对点破坏的产生机理进行说明的剖面图。

首先，如图31所例示的那样，设想在半导体装置存在晶体缺陷23的情况。针对这样的半导体装置，进行施加高电压的测试。

具体地说，如图32所例示的那样，多个探针21与半导体装置的阳极电极12的上表面接触。因此，经由该探针21施加高电压。

这样，如图32所例示的那样，以晶体缺陷23作为起点产生高的泄漏电流24。这里，将示出泄漏电流24的箭头的大小示出的是泄漏电流量的大致的大小。

如图33所例示的那样，产生了高泄漏电流的部位发热。并且，在该部位进一步产生泄漏电流即发生正反馈的情况下，产生热破坏即点破坏22。

＜关于半导体装置的结构＞

图1是概略地例示出本实施方式涉及的半导体装置，具体地说，肖特基势垒二极管(sbd)的局部构造的剖面图。另外，图2是概略地例示出本实施方式涉及的半导体装置的局部构造的俯视图。图1相当于图2的ab剖面图。

另外，图3是概略地例示出本实施方式涉及的半导体装置的整体构造的剖面图。图3中被虚线包围的区域x，即，有效区域与图1所例示的局部构造的范围对应。

此外，从易于理解结构的观点出发，有时在图1、图2及图3中，省略或者简化一部分的结构要素而示出。

本实施方式涉及的半导体装置具备：n+型的碳化硅半导体衬底1；n-型的外延层2，其形成于n+型的碳化硅半导体衬底1的上表面；肖特基电极11，其形成于外延层2的上表面；以及阳极电极12，其形成于肖特基电极11的上表面。这里，肖特基电极11例如由ti等构成。此外，以下，说明了为碳化硅半导体装置的情况，但半导体装置不限于碳化硅半导体装置。

另外，本实施方式涉及的半导体装置具备p型的半导体层即阳极p型区域3，该阳极p型区域3在外延层2的包含表面的内部即外延层2的表层的一部分，与肖特基电极11整面接合而形成。阳极p型区域3是俯视观察时的轮廓内的整体呈p型的区域。

此外，肖特基电极11覆盖外延层2的上表面以及阳极p型区域3的上表面而形成。

这里，阳极p型区域3与阳极电极12相比形成于下层，但在图2中，为了便于说明，通过透视的方式图示出阳极p型区域3。

另外，在图3所例示的本实施方式涉及的半导体装置的整体构造中，在外延层2的表层，具备在俯视观察时夹着阳极p型区域3而形成的p型的终端耐压保持层91。终端耐压保持层91在一部分的区域与肖特基电极11接合。

另外，图3所例示的本实施方式涉及的半导体装置的整体构造具备终端保护膜92和阴极电极13，该终端保护膜92覆盖肖特基电极11以及阳极电极12而形成，该阴极电极13形成于碳化硅半导体衬底1的下表面。

另外，多个探针21与图3所例示的本实施方式涉及的半导体装置的阳极电极12的上表面接触。

这里，各个探针21所接触的位置如图3所例示的那样，是在俯视观察时，与阳极p型区域3所在的区域重叠的位置。

阳极p型区域3在肖特基结部的一部分即肖特基电极11的下表面的一部分，至少存在1个。在存在多个阳极p型区域3的情况下，相邻的阳极p型区域3之间的距离在施加了与正向相反方向的额定电压时大于从阳极p型区域3延伸的耗尽层宽度的2倍。

图4、图5及图6是用于对阳极p型区域3的配置间隔进行说明的剖面图。在图4、图5及图6中，图示出在施加了与正向相反方向的额定电压时所产生的耗尽层4。

如图4所例示的那样，使相邻的阳极p型区域3彼此之间的距离y在施加了与正向相反方向的额定电压时大于从阳极p型区域3延伸的耗尽层4的宽度w1的2倍。

此外，阳极p型区域3与终端耐压保持层91之间的距离也在施加了与正向相反方向的额定电压时大于从阳极p型区域3延伸的耗尽层4的宽度w1的2倍。

通过这样做，区域z如图4所例示的那样形成，在该区域z，耗尽层4的宽度w2与图5的未设置p型区域的情况下的构造相同。

具体地说，在将额定电压设为v，将外延浓度设为nd，将耗尽层4的宽度设为w，将相邻的阳极p型区域3之间的距离设为d，将半导体的介电常数设为ε，将电机素量设为q的情况下，成为下面的关系。

[式1]

这里，在相邻的阳极p型区域3之间的距离与以往的jbs同样地被设定得短的情况下，即，在图6所例示的构造的情况下，接通电阻由于jfet电阻的增加而增加。

这是因为，在施加了与正向相反方向的额定电压的情况下，从阳极p型区域3在半导体晶片的面内方向延伸的耗尽层4的影响还会波及到未形成阳极p型区域3的区域处的耗尽层4的宽度。

即，从形成有阳极p型区域3的区域在半导体晶片的面内方向延伸的耗尽层4也到达至未形成阳极p型区域3的区域，未形成阳极p型区域3的区域的耗尽层4的宽度w3比图5中的耗尽层4的宽度w2宽。

如上述所示，点破坏通过由泄漏电流所导致的热破坏而产生。因此，只要是使成为高泄漏电流的起点的晶体缺陷以及其附近的泄漏电流降低的构造，就能够对点破坏进行抑制。

就碳化硅半导体而言，在使用了作为肖特基势垒二极管来说具有实用性的肖特基势垒低的电极例如由势垒高度为0.95ev左右的ti等构成的电极的情况下，通过结的势垒高度之差以及泄漏电流的产生机制的不同，从而势垒高度为2.5ev左右的pn结与肖特基结相比，泄漏电流变低。

因此，在如图1所例示的那样，向n型的肖特基势垒二极管的肖特基结部导入了阳极p型区域3的情况下，与肖特基结部相比，由阳极p型区域3实现的pn结的泄漏电流变低。其结果，阳极p型区域3内的点破坏得到抑制。

＜关于半导体装置的测试动作＞

接下来，叙述对本实施方式涉及的半导体装置使用探针进行施加高电压的测试的情况。这里，施加高电压的测试例如是指在相反方向施加大于或等于50v的电压的测试。

在对半导体装置进行施加高电压的测定的情况下，如图7及图8所例示的那样，使探针21与在阳极电极12的正下方存在阳极p型区域3的范围内接触。即，使探针21与俯视观察时位于形成阳极p型区域3的轮廓的范围内的阳极电极12的上表面接触。其结果，点破坏在探针21的附近不易产生。

此外，图7是概略地例示出本实施方式涉及的半导体装置的构造的剖面图。另外，图8是概略地例示出本实施方式涉及的半导体装置的构造的俯视图。图7相当于图8的ab剖面图。

因此，能够对点破坏的损伤波及到探针21进行抑制。其结果，能够避免测试的中断以及探针21的更换。

优选阳极p型区域3的大小大于探针21的剖面大小。如例示出阳极p型区域3的大小与探针21的剖面大小之间的关系的图即图9所例示的那样，例如，如果产生点破坏22的范围的大小是直径100μm，探针21与阳极电极12之间的接触区域的大小是直径200μm，探针21的位置精度是50μm，则只要阳极p型区域3的大小是大于或等于400μm即可。

阳极p型区域3与肖特基结部相比接通电压高。因此，在正向流过电流时，使肖特基势垒二极管的接通电阻增大。

因此，优选阳极p型区域3的大小小，优选使阳极p型区域3的大小是能够对探针21进行保护的所需最小限度的大小。

另外，在测定时探针21不需要与在电极下部处阳极p型区域3所在的区域全部接触，也可以在阳极p型区域3所在的区域之中的一部分的区域接触。但是，如上述所示，由于阳极p型区域3使肖特基势垒二极管的接通电阻增大，因此优选阳极p型区域3的个数少，优选使阳极p型区域3的个数是能够对探针21进行保护的所需最小限度的个数。

图10及图11是用于对阳极p型区域3的配置间隔进行说明的剖面图。在图10及图11中，图示出在施加了与正向相反方向的额定电压时所产生的耗尽层4。

本实施方式涉及的半导体装置如图10所例示的那样，也可以是相邻的阳极p型区域3之间的距离y乃至阳极p型区域3与终端耐压保持层91之间的距离y大于阳极p型区域3正下方的外延层2的膜厚w4的2倍的构造。

在相邻的阳极p型区域3之间的距离y大于阳极p型区域3正下方的外延层2的膜厚w4的2倍的情况下，在施加了与正向相反方向的额定电压时，不会受到从阳极p型区域3在晶片面内方向延伸的耗尽层的影响，局部地形成n型的区域，在该n型的区域，耗尽层的宽度w2与图11所例示的不具备阳极p型区域3的肖特基势垒二极管相同。

通过将阳极p型区域3彼此之间的间隔配置得宽，从而能够将肖特基势垒二极管的进行动作的区域设置得宽，因此能够将接通电阻的增加的影响抑制到最低限度，并得到本实施方式的效果。

图12及图13是例示出使用本实施方式中的半导体装置，进行施加电压的测试的情况的剖面图。

作为使用了本实施方式中的半导体装置的测定方法，也可以是如图13所例示的那样，在通过正向测定这样的低电压对大电流进行测定时，使探针25还与除形成有阳极p型区域3的区域以外接触的测定方法。这里，通过低电压对大电流进行测定的情况例如是指，在正向施加大于或等于0v而小于或等于5v的电压，且，流过大于或等于1根探针的电流容量的基准即1a的电流的情况。

可在1根探针21流过的电流量是预先确定的，因而在对大电流进行测定时需要大量探针21。只要排除阳极与阴极短路等初始不良，则在通过低电压对大电流进行测定的情况下，不产生点破坏。此外，初始不良的芯片能够通过筛选而去除。

因此，在通过低电压对大电流进行测定的情况下，不需要使探针21只与形成阳极p型区域3的部位的上方接触。即，如图13所例示的那样，能够在使探针21接触之外，使探针25接触。

另一方面，在可能产生点破坏的施加高电压的测定中，如图12所例示的那样，与通过低电压对大电流进行测定时所使用的探针的根数相比，减少探针的根数而进行测定。

通过如上述这样做，能够减少用于对泄漏电流的集中进行抑制的阳极p型区域3的个数。其结果，能够降低接通电阻。

＜第2实施方式＞

对本实施方式涉及的半导体装置的测定方法进行说明。在以下的说明中，对与以上所记载的实施方式中说明了的结构相同的结构标注相同的标号而进行图示，适当地省略其详细说明。

＜关于半导体装置的结构＞

图14是概略地例示出本实施方式涉及的半导体装置，具体地说，肖特基势垒二极管(sbd)的构造的剖面图。在图14所例示的结构中，作为在第1实施方式中所例示的结构之中的阳极p型区域3的替代，具备高势垒肖特基电极14，该高势垒肖特基电极14是与肖特基电极11相比肖特基势垒高的电极。高势垒肖特基电极14形成于外延层2的上表面。此外，高势垒肖特基电极14也可以是具有在俯视观察时以同心圆状形成的多个区域的构造。另外，高势垒肖特基电极14也可以是由在俯视观察时以同心圆状形成的单一的区域构成的构造，即，只有圆形的轮廓的构造。

在上述的结构中，高势垒肖特基电极14与肖特基电极11相比产生的泄漏电流低。因此，点破坏得到抑制。

因此，在对半导体装置进行施加高电压的测定的情况下，如图15所例示的那样，使探针21与在阳极电极12的正下方存在高势垒肖特基电极14的位置接触。其结果，点破坏在探针21的附近不易产生。这里，图15是概略地例示出本实施方式涉及的半导体装置的构造的剖面图。

因此，能够对点破坏的损伤波及到探针21进行抑制。其结果，能够避免测试的中断以及探针21的更换。

作为肖特基电极11的材料，举出相对于4h-sic的势垒高度为0.95ev的钛(ti)。另外，作为高势垒肖特基电极14的材料，举出相对于4h-sic的势垒高度为1.62ev的镍(ni)。

另外，优选高势垒肖特基电极14的大小与第1实施方式中的情况同样地，大于探针21的剖面大小。

图16及图17是例示出使用本实施方式中的半导体装置，进行施加电压的测试的情况的剖面图。

作为使用了本实施方式涉及的半导体装置的测定方法，也可以是如图17所例示的那样，在通过正向测定这样的低电压对大电流进行测定时，使探针25还与除形成有高势垒肖特基电极14的区域以外接触的测定方法。

另一方面，在可能产生点破坏的施加高电压的测定中，如图16所例示的那样，与通过低电压对大电流进行测定时所使用的探针的根数相比，减少探针的根数而进行测定。

通过如上述这样做，能够减少用于对泄漏电流的集中进行抑制的高势垒肖特基电极14的个数。其结果，能够降低接通电阻。

＜第3实施方式＞

对本实施方式涉及的半导体装置的测定方法进行说明。在以下的说明中，对与以上所记载的实施方式中说明了的结构相同的结构标注相同的标号而进行图示，适当地省略其详细说明。

＜关于半导体装置的结构＞

图18是概略地例示出本实施方式涉及的半导体装置，具体地说，肖特基势垒二极管(sbd)的构造的剖面图。另外，图19是概略地例示出本实施方式涉及的半导体装置的构造的俯视图。图18相当于图19的ab剖面图。

在图18所例示的结构中，作为在第1实施方式中所例示的结构之中的阳极p型区域3的替代，具备jbs区域5。

这里，jbs区域5与阳极电极12相比形成于下层，但在图19中，为了便于说明，通过透视的方式图示出jbs区域5。

jbs区域5是指在外延层2的表层，与肖特基电极11接合地形成的p型区域。因此，与图6所例示的情况同样地，相邻的jbs区域5彼此之间的距离在施加了与正向相反方向的额定电压时小于从jbs区域5延伸的耗尽层的宽度的2倍。

jbs区域5由在俯视观察时以同心圆状形成的多个p型区域6构成。即，jbs区域5具有在俯视观察时被p型区域包围的n型的区域。但是，jbs区域5也可以是由在俯视观察时以同心圆状形成的单一的区域构成的构造，即，只有圆形的轮廓的构造。通过形成jbs区域5，从而肖特基结面积变小。另外，通过从形成jbs区域5的p型区域6在晶片面内方向延伸的耗尽层，使施加到jbs区域5内的肖特基结的电场的强度降低。通过它们，泄漏电流变低。因此，在jbs区域5内点破坏得到抑制。

在对半导体装置进行施加高电压的测定的情况下，如图20所例示的那样，使探针21与在阳极电极12的正下方存在jbs区域5的位置接触。其结果，点破坏在探针21的附近不易产生。此外，图20是概略地例示出本实施方式涉及的半导体装置的构造的剖面图。

因此，能够对点破坏的损伤波及到探针21进行抑制。其结果，能够避免测试的中断以及探针21的更换。

另外，优选jbs区域5的大小大于探针21的剖面大小。

图21及图22是例示出使用本实施方式中的半导体装置，进行施加电压的测试的情况的剖面图。

作为使用了本实施方式中的半导体装置的测定方法，也可以是如图22所例示的那样，在通过正向测定这样的低电压对大电流进行测定时，使探针25还与除形成有jbs区域5的区域以外接触的测定方法。

另一方面，在可能产生点破坏的施加高电压的测定中，如图21所例示的那样，与通过低电压对大电流进行测定时所使用的探针的根数相比，减少探针的根数而进行测定。

通过如上述这样做，能够减少用于对泄漏电流的集中进行抑制的jbs区域5的个数。其结果，能够降低接通电阻。

＜第4实施方式＞

对本实施方式涉及的半导体装置的测定方法进行说明。在以下的说明中，对与以上所记载的实施方式中说明了的结构相同的结构标注相同的标号而进行图示，适当地省略其详细说明。

＜关于半导体装置的结构＞

图23是概略地例示出本实施方式涉及的半导体装置，具体地说，肖特基势垒二极管(sbd)的构造的剖面图。另外，图24是概略地例示出本实施方式涉及的半导体装置的构造的俯视图。图23相当于图24的ab剖面图。

图23所例示的结构在第1实施方式中所例示的结构的基础上，在肖特基结部形成jbs区域50。

jbs区域50在外延层2的表层局部地形成。另外，jbs区域50、与肖特基电极11接触的p型区域60、与肖特基电极11接触的n型的区域在剖面观察时交替形成。在如图24所例示的情况下，jbs区域50的p型区域60是条带状。

这里，形成jbs区域50的p型区域60的形成宽度比阳极p型区域3的形成宽度窄。另外，p型区域60的掺杂剂浓度与阳极p型区域3的掺杂剂浓度相同，或者，比阳极p型区域3的掺杂剂浓度高。

此外，jbs区域50以及阳极p型区域3与阳极电极12相比形成于下层，但在图24中，为了便于说明，通过透视的方式图示出jbs区域50以及阳极p型区域3。

如前所述，pn结与肖特基结相比泄漏电流变低。因此，具有pn结的阳极p型区域3与具有肖特基结和pn结这两者的jbs区域50相比泄漏电流变低。因此，在阳极p型区域3处点破坏得到抑制。

在对半导体装置进行施加高电压的测定的情况下，如图25所例示的那样，使探针21与在阳极电极12的正下方存在阳极p型区域3的位置接触。其结果，点破坏在探针21的附近不易产生。此外，图25是概略地例示出本实施方式涉及的半导体装置的构造的剖面图。

因此，能够对点破坏的损伤波及到探针21进行抑制。其结果，能够避免测试的中断以及探针21的更换。

但是，如果阳极p型区域3的掺杂剂浓度变高，则pn结部的电场强度变高，阳极p型区域3内的泄漏电流增加。因此，需要使阳极p型区域3的掺杂剂浓度与形成jbs区域50的p型区域60的掺杂剂浓度相同，或者，比形成jbs区域50的p型区域60的掺杂剂浓度低。

另外，优选形成阳极p型区域3的范围与第1实施方式同样地，比探针21大。

图26及图27是例示出使用本实施方式的半导体装置，进行施加电压的测试的情况的剖面图。

作为使用了本实施方式中的半导体装置的测定方法，也可以是如图27所例示的那样，在通过正向测定这样的低电压对大电流进行测定时，使探针25还与除形成有jbs区域50的区域以外接触的测定方法。

另一方面，在可能产生点破坏的施加高电压的测定中，如图26所例示的那样，与通过低电压对大电流进行测定时所使用的探针的根数相比，减少探针的根数而进行测定。

通过如上述这样做，能够减少用于对泄漏电流的集中进行抑制的jbs区域50的个数。其结果，能够降低接通电阻。

＜关于通过上述所记载的实施方式而产生的效果＞

接下来，例示出通过上述所记载的实施方式而产生的效果。此外，在以下的说明中，虽然该效果是基于上述所记载的实施方式中所例示的具体的结构而记载的，但在产生相同的效果的范围，也可以与本申请的说明书中所例示的其它具体结构进行置换。

另外，该置换也可以横跨多个实施方式而实施。即，也可以是将不同的实施方式中所例示的各种结构组合而产生相同的效果。

根据上述所记载的实施方式，在半导体装置的测定方法中，使探针21与俯视观察时位于形成至少1个第2导电型区域的轮廓的范围内的阳极电极12的上表面接触，施加电压。这里，第2导电型区域例如是与阳极p型区域3对应的区域。另外，测定所用的碳化硅半导体装置具备第1导电型的碳化硅半导体衬底1、第1导电型的外延层2、至少1个第2导电型的阳极p型区域3、肖特基电极11、阳极电极12以及阴极电极13。外延层2形成于碳化硅半导体衬底1的上表面。阳极p型区域3在外延层2的表层具有轮廓而局部地形成。肖特基电极11覆盖外延层2的上表面以及阳极p型区域3的上表面而形成。阳极电极12形成于肖特基电极11的上表面。阴极电极13形成于碳化硅半导体衬底1的下表面。

根据这样的结构，能够对在探针的附近产生点破坏进行抑制。具体地说，在进行施加高电压的测试时，使探针21与俯视观察时阳极p型区域3所在的区域接触。这里，由于pn结与肖特基结相比能够抑制所产生的泄漏电流，因此在探针21的周边，能够对泄漏电流的集中进行抑制。因此，由于由泄漏电流的集中引起的点破坏在探针21的周边的产生得到抑制，因此点破坏的损伤不易波及到探针21。作为其结果，能够减少测试的中断以及更换探针21的作业。

此外，能够适当省略除上述结构以外的在本申请的说明书中所例示的其它结构。即，只通过上述结构，就能够产生上述所记载的效果。

但是，即使在向上述所记载的结构中适当追加了本申请的说明书所例示的其它结构中的至少1者的情况下，即在向上述所记载的结构中追加了没有作为上述所记载的结构而记载的本申请的说明书中所例示的其它结构的情况下，也能够同样地产生上述所记载的效果。

另外，根据上述所记载的实施方式，在对碳化硅半导体装置施加比阈值高的电压的情况下，使探针21仅与俯视观察时位于形成至少1个阳极p型区域3的轮廓的范围内的阳极电极12的上表面接触。另外，在对碳化硅半导体装置施加比阈值低的电压的情况下，使探针21与俯视观察时位于形成至少1个阳极p型区域3的轮廓的范围内的阳极电极12的上表面接触，并且，使探针25与俯视观察时位于未形成阳极p型区域3的范围的阳极电极12的上表面接触。根据这样的结构，例如，能够在对碳化硅半导体装置施加比阈值低的电压的情况下，使探针21还与俯视观察时位于未形成阳极p型区域3的范围的阳极电极12的上表面接触而进行测试，因此能够减少形成用于对泄漏电流的集中进行抑制的阳极p型区域3的部位。其结果，能够降低碳化硅半导体装置的接通电阻。

另外，根据上述所记载的实施方式，阳极p型区域3是在俯视观察时轮廓内的整体呈第2导电型的区域。根据这样的结构，在与形成阳极p型区域3的部位对应地接触的探针21的周边，泄漏电流不易集中。因此，由于由泄漏电流的集中引起的点破坏在探针21的周边的产生得到抑制，因此点破坏的损伤不易波及到探针21。作为其结果，能够减少测试的中断以及更换探针21的作业。

另外，根据上述所记载的实施方式，碳化硅半导体装置具备至少1个第2导电型的jbs区域50。jbs区域50在外延层2的表层局部地形成。另外，jbs区域50具有：呈第2导电型的区域，其与肖特基电极11接触；以及呈第1导电型的区域，其与肖特基电极11接触。并且，jbs区域50处的呈第2导电型的区域，即，p型区域60的形成宽度小于阳极p型区域3的形成宽度。另外，jbs区域50的掺杂剂浓度比阳极p型区域3的掺杂剂浓度高。根据这样的结构，在与形成阳极p型区域3的部位对应地接触的探针21的周边，泄漏电流不易集中。因此，由泄漏电流的集中引起的点破坏在探针21的周边的产生得到抑制，因此点破坏的损伤不易波及到探针21。作为其结果，能够减少测试的中断以及更换探针21的作业。

另外，根据上述所记载的实施方式，第2导电型区域具有在俯视观察时被呈第2导电型的区域包围的呈第1导电型的区域。这里，第2导电型区域例如是与jbs区域5对应的区域。根据这样的结构，在与形成jbs区域5的部位对应地接触的探针21的周边，泄漏电流变得不易集中。因此，由泄漏电流的集中引起的点破坏在探针21的周边的产生得到抑制，因此点破坏的损伤不易波及到探针21。作为其结果，能够减少测试的中断以及更换探针21的作业。

另外，根据上述所记载的实施方式，在半导体装置的测定方法中，使探针21与俯视观察时位于形成至少1个第2肖特基电极的范围内的阳极电极12的上表面接触，施加电压。这里，第2肖特基电极例如是与高势垒肖特基电极14对应的电极。另外，测定所用的碳化硅半导体装置具备第1导电型的碳化硅半导体衬底1、第1导电型的外延层2、第1肖特基电极、高势垒肖特基电极14、阳极电极12以及阴极电极13。这里，第1肖特基电极例如是与肖特基电极11对应的电极。第1导电型的外延层2形成于碳化硅半导体衬底1的上表面。肖特基电极11在外延层2的上表面至少形成1个。高势垒肖特基电极14在外延层2的上表面至少形成1个。另外，与肖特基电极11相比，高势垒肖特基电极14与外延层2之间的肖特基势垒高。阳极电极12形成于肖特基电极11的上表面以及高势垒肖特基电极14的上表面。阴极电极13形成于碳化硅半导体衬底1的下表面。

根据这样的结构，能够对在探针的附近产生点破坏进行抑制。具体地说，在进行施加高电压的测试时，使探针21与俯视观察时高势垒肖特基电极14所在的区域接触。由于pn结与肖特基结相比能够抑制所产生的泄漏电流，因此在探针21的周边，能够对泄漏电流的集中进行抑制。因此，由泄漏电流的集中引起的点破坏在探针21的周边的产生得到抑制，因此点破坏的损伤不易波及到探针21。作为其结果，能够减少测试的中断以及更换探针21的作业。

此外，能够适当省略除上述结构以外的在本申请的说明书中所例示的其它结构。即，只通过上述结构，就能够产生上述所记载的效果。

但是，即使在向上述所记载的结构中适当追加了本申请的说明书所例示的其它结构中的至少1者的情况下，即在向上述所记载的结构中追加了没有作为上述所记载的结构而记载的本申请的说明书中所例示的其它结构的情况下，也能够同样地产生上述所记载的效果。

另外，只要没有特别的限制，就能够变更进行各个处理的顺序。

另外，根据上述所记载的实施方式，在对碳化硅半导体装置施加比阈值高的电压的情况下，使探针21仅与俯视观察时位于形成至少1个高势垒肖特基电极14的范围内的阳极电极12的上表面接触。另外，在对碳化硅半导体装置施加比阈值低的电压的情况下，使探针21与俯视观察时位于形成至少1个高势垒肖特基电极14的范围内的阳极电极12的上表面接触，并且，使探针25与俯视观察时位于未形成高势垒肖特基电极14的范围的阳极电极12的上表面接触。根据这样的结构，例如，能够在对碳化硅半导体装置施加比阈值低的电压的情况下，使探针21还与俯视观察时位于未形成高势垒肖特基电极14的范围的阳极电极12的上表面接触而进行测试，因此能够减少形成用于对泄漏电流的集中进行抑制的高势垒肖特基电极14的部位。其结果，能够降低碳化硅半导体装置的接通电阻。

＜关于上述所记载的实施方式的变形例＞

在上述所记载的实施方式中，有时还记载了各个结构要素的材质、材料、尺寸、形状、相对配置关系或实施条件等，但这些在所有方案中都为例示，并不限定于本申请的说明书所记载的内容。

因此，在本申请的说明书所公开的技术的范围内，可想到未例示的无数变形例以及等同物。例如，包含对至少1个结构要素进行变形的情况、进行追加的情况或者进行省略的情况，以及将至少1个实施方式中的至少1个结构要素提取出而与其它实施方式的结构要素进行组合的情况。

另外，在不出现矛盾的情况下，在上述所记载的实施方式中作为具备“1个”而记载的结构要素也可以是具备“大于或等于1个”。

进而，上述所记载的实施方式中的各个结构要素是概念单位，在本申请的说明书所公开的技术的范围内，包含1个结构要素由多个构造物构成的情况、1个结构要素对应于某个构造物的一部分的情况、以及多个结构要素包含于1个构造物的情况。

另外，就上述所记载的实施方式中的各个结构要素而言，只要发挥相同的功能，就包含具有其它构造或形状的构造物。

另外，本申请的说明书中的说明是用于实现本技术涉及的所有目的而参照的，均没有承认是现有技术。

另外，在上述所记载的实施方式中，在记载了材料名称等但没有特别指定的情况下，只要不出现矛盾，则包括该材料中包含其它添加物的例如合金等。

标号的说明

1碳化硅半导体衬底，2外延层，3阳极p型区域，4耗尽层，5、50jbs区域，6、60p型区域，11肖特基电极，12阳极电极，13阴极电极，14高势垒肖特基电极，21、25探针，22点破坏，23晶体缺陷，24泄漏电流，91终端耐压保持层，92终端保护膜，w1、w2、w3宽度，w4膜厚，x、z区域，y距离。