硅穿孔结构的电源和接地设计的制作方法

本发明大体上涉及硅穿孔结构。更具体地说，本发明涉及硅穿孔结构的电源和接地设计。

背景技术：

半导体装置封装一直受到电子产品的设计者和制造商的大量关注。这种关注是基于对具有更大效率、更高性能和更小尺寸的产品的市场需求。

大功率半导体装置在封装方面存在额外的挑战，因为应该小心控制封装的主要电流路径(包含衬垫、触点和迹线)的阻力，以便避免效率降低或过度发热。大功率半导体装置可包含装置，例如场效应晶体管(fet)、金属氧化物半导体fet(mosfet)、绝缘栅极fet(igfet)、闸流晶体管、双极晶体管、二极管、由mos控制的闸流晶体管以及电阻器。大功率半导体装置的其它特性可包含开关或传导较大电流的能力、从半导体装置的一侧到半导体装置的另一侧的垂直电流，和/或同时在半导体装置的顶表面和底表面上的有源衬垫或触点。

技术实现要素：

在一或多个实施例中，半导体装置包含衬底、第一电介质层和第一导电层。衬底包含第一表面和与所述第一表面相对的第二表面。第一电介质层在衬底的第一表面上。第一导电层在衬底的第一表面上，并且包含第一电介质层上的第一部分和被第一电介质层围绕的第二部分。第一导电层的第二部分从第一导电层的第一部分延伸穿过第一电介质层以接触衬底的第一表面。

在一或多个实施例中，半导体封装包含第一衬底、半导体装置和包封层。半导体装置在第一衬底上，并且包含第二衬底、有源电路和第一导电层。第二衬底包含第一表面和与所述第一表面相对的第二表面。有源电路在第二衬底的第一表面上。第一导电层从第二衬底的第二表面朝向有源电路延伸，并且电连接到所述有源电路。第一导电层还在半导体装置中界定空间。包封层处于在半导体装置中界定的空间。

在一或多个实施例中，半导体装置包含衬底、第一电介质层和第二导电层。衬底包含第一表面和与所述第一表面相对的第二表面。第一导电层从衬底的第一表面延伸到衬底的第二表面，并且从衬底的第二表面暴露。第二导电层邻接于衬底的第二表面，并且通过衬底的第二表面接触所暴露的第一导电层。

在一或多个实施例中，叠层封装结构包含第一半导体封装结构、第二半导体装置、再分布层和焊接材料。第二半导体装置安置在第一半导体封装结构上方。第二半导体装置包含安置于第二半导体装置的顶表面上的有源电路。第二半导体装置进一步包含与有源电路导电接触的至少一个通孔。再分布层安置于第二半导体装置的底表面上。至少一个通孔在再分布层和有源电路之间延伸。焊接材料安置于第一半导体封装结构和再分布层之间。焊接材料至少部分地填充到至少一个通孔中的空间中。

附图说明

图1说明根据本发明的一些实施例的半导体装置的横截面图；

图2说明根据本发明的一些实施例的半导体装置的横截面图；

图3说明根据本发明的一些实施例的半导体装置的横截面图；

图4说明根据本发明的一些实施例的半导体装置的横截面图；

图5说明根据本发明的一些实施例的半导体装置的横截面图；

图6说明根据本发明的一些实施例的半导体装置的横截面图；

图7说明根据本发明的一些实施例的半导体封装的横截面图；

图8说明根据本发明的一些实施例的图7中所展示的半导体封装的一部分在半导体封装的制造期间的放大图；

图9说明根据本发明的一些实施例的半导体封装的横截面图；

图10说明根据本发明的一些实施例的半导体封装中的半导体装置的仰视图和半导体封装中的衬底的俯视图；

图11说明根据本发明的一些实施例的半导体封装中的半导体装置的仰视图和半导体封装中的衬底的俯视图；

图12说明根据本发明的一些实施例的半导体封装的横截面图；

图13说明根据本发明的一些实施例的图12中所展示的半导体封装的一部分的放大图；

图14说明根据本发明的一些实施例的半导体封装的横截面图；

图15说明根据本发明的一些实施例的图14中所展示的半导体封装的一部分的放大图；

图16说明根据本发明的一些实施例的叠层封装结构；和

图17说明根据本发明的一些实施例的叠层封装结构。

贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。根据以下结合附图作出的详细描述，本发明将会更显而易见。

具体实施方式

对于大功率应用，硅穿孔经常用于进一步提高半导体装置的性能。因此，硅穿孔蚀刻为半导体装置制造过程的一部分。较长的蚀刻时间经常用于蚀刻穿过硅衬底。此外，为了在半导体装置中的有源电路中，将一或多个硅穿孔电连接到导电层，在有源电路底部处的电介质层的一部分还可在蚀刻穿过硅衬底之后进行蚀刻。然而，蚀刻硅衬底的过程和蚀刻电介质层(例如，氧化硅)的过程是不同的，以使得晶片从一个腔室移动到另一腔室。如果单一腔室用于这两种蚀刻，那么在蚀刻电介质层之前，去除腔室中用于蚀刻硅衬底的化学材料和气体。因此，蚀刻硅衬底和电介质层都可增加制造半导体装置的成本。

图1说明根据本发明的一些实施例的半导体装置的横截面图。半导体装置包含衬底10、第一电介质层ild1和第一导电层m1。衬底10包含第一表面101和与所述第一表面101相对的第二表面102。第一电介质层ild1在衬底10的第一表面101上。第一导电层m1在衬底10的第一表面101上，并且包含第一电介质层ild1上的第一部分1111和被第一电介质层ild1围绕的第二部分1112。第一导电层m1的第二部分1112从第一导电层m1的第一部分1111延伸穿过第一电介质层ild1以接触衬底10的第一表面101。

在一些实施例中，半导体装置包含衬底10(例如，半导体管芯)和安置于衬底的顶表面101上的有源电路11。有源电路11包含堆叠层间电介质(例如，ild1、ild2、ild3、ild4)，和以彼此间隔的关系集成到层间电介质中的金属互连层(例如，m1、m2、m3)。金属互连层的第一导电层(例如，金属层)m1包含为平坦区段的第一部分1111和为突出区段的第二部分1112。第二部分1112从第一部分1111穿过堆叠层间电介质的第一电介质层ild1延伸到衬底10(例如，硅衬底)。在一些实施例中，金属互连层(例如，m1、m2、m3)通过热喷涂技术形成，在所述热喷射技术中，经熔化(或经加热的)材料被喷射到表面上。

图2说明根据本发明的一些实施例的半导体装置的横截面图。参看图2，半导体装置类似于参看图1说明和描述的半导体装置，除了图2中的半导体装置进一步包含通孔14之外，所述通孔14从衬底10的第二表面102延伸到衬底10的第一表面101。图2中的半导体装置还包含第二导电层12，所述第二导电层12从衬底10的第二表面102延伸到衬底10的第一表面101，并且电连接到第一导电层m1。在一些实施例中，晶种层13在第二导电层12和第一导电层m1的第二部分1112之间。在一些实施例中，晶种层13接触第一导电层m1的第二部分1112。

在一些实施例中，半导体装置包含硅衬底(例如，半导体管芯)和安置于硅衬底的顶表面上的有源电路。有源电路包含堆叠层间电介质(例如，ild1、ild2、ild3、ild4)，和以彼此间隔的关系集成到层间电介质中的金属互连层(例如，m1、m2、m3)。金属互连层的第一导电层(例如，金属层)m1包含为平坦区段的第一部分1111和为突出区段的第二部分1112，类似于图1中所展示的那些。在图2中，在一些实施例中，第二部分1112从第一部分1111穿过堆叠层间电介质的第一电介质层ild1延伸到衬底10(例如，硅衬底)。第二导电层(例如，导电互连通孔)12穿过衬底10从衬底10的底表面102垂直(以所展示的定向)延伸到衬底10的顶表面101(例如，到第一导电层m1的第二部分1112的底表面)。

在一些实施例中，第二导电层(例如，互连通孔)12为大体上圆柱形的(例如，包含大约圆形的横截面圆周)。在其它实施例中，第二导电层(例如，互连通孔)12呈除了大体上圆柱形形状的形状，例如包含大约正方形、矩形或椭圆形横截面圆周或其它形状。第二导电层(例如，互连通孔)12包含嵌入在衬底10的顶表面101中的导电上部分121和以物理方式电连接到导电上部分121的导电壁部分122，其中导电壁部分122在第二导电层(例如，互连通孔)12的核心处界定通孔(例如，空隙)14(例如，导电壁部分122包含环形横截面)。在一些实施例中(例如，如图2中所展示)，第二导电层(例如，互连通孔)12包含顶部导电部分121和导电壁部分122，并且由导电壁部分122界定的通孔(例如，空隙)14未填充。再分布层(rdl)18安置于衬底10的底表面上。在一些实施例中，rdl18和第二导电层(例如，互连通孔)12的导电壁部分122一体地形成，例如在同一过程阶段中。在一些实施例中，rdl18和第二导电层(例如，互连通孔)12通过用以形成较薄的连贯金属涂层的电镀形成。

连接点可由rdl18界定。连接点提供安置于衬底10的顶表面101上的有源电路11或衬底10中的电路到在半导体装置的底部侧面处待连接的外部组件之间的电连接。在一些实施例中，连接点为接地连接点。

图3说明根据本发明的一些实施例的半导体装置的横截面图。参看图3，半导体装置类似于参看图2说明和描述的半导体装置，除了半导体装置进一步包含在衬底10的第二表面102上的第一钝化层pa1之外。在一些实施例中，半导体装置进一步包含在第二导电层12上的和第一钝化层pa1上的第二钝化层pa2。在一些实施例中，半导体装置进一步包含在第二导电层12上且电连接到第二导电层12的第三导电层16，例如，球下冶金(underballmetallurgy，ubm)。在一些实施例中，半导体装置进一步包含焊球17。如图3中所展示，第一钝化层pa1的宽度w1大于第一导电层m1的第二部分1112的宽度w2。在一些实施例中，通孔14的宽度大于第一导电层m1的第二部分1112的宽度w2。在一些实施例中，通孔14的宽度小于第一导电层m1的第二部分1112的宽度w2。在一些实施例中，通孔14的宽度与第一导电层m1的第二部分1112的宽度w2基本上相同。

在一些实施例中，第二导电层(例如，互连通孔)12进一步包含绝缘体部分141，所述绝缘体部分141安置在由导电壁部分122界定的通孔(例如，空隙)14中。第二导电层(例如，互连通孔)12进一步包含包围导电壁部分122的圆周的钝化部分。在一些实施例中(例如，如图3中所展示)，第一导电层(例如，金属层)m1的第二部分1112的横截面的宽度w2(例如，外径)大于导电壁部分122和晶种层13的横截面的宽度w3(例如，外径)，且小于(在钝化部分的外表面处的)第二导电层(例如，互连通孔)12的横截面的宽度w2(例如，外径)。钝化层pa1安置于衬底10的底表面102上。钝化层pa1耦合到第二导电层(例如，互连通孔)12的钝化部分。在一些实施例中，钝化层pa1和第二导电层(例如，互连通孔)12的钝化部分一体地形成，例如在同一过程阶段中。

rdl18安置于第二钝化层pa2的底表面151上，并且电连接到互连通孔12的导电壁部分122。在一些实施例中，rdl18与导电壁部分122一体地形成，例如在同一过程阶段中形成。

第二钝化层(例如，绝缘层)pa2安置在钝化层pa1和rdl18上方。第二钝化层(例如，绝缘层)pa2接触在第二导电层(例如，互连通孔)12的导电壁部分122的通孔(例如，空隙)14中的绝缘体部分141。在一些实施例中，绝缘体部分141和第二钝化层(例如，绝缘层)pa2一体地形成，例如在同一过程阶段中形成。第二钝化层(例如，绝缘层)pa2界定开口。

第三导电层(例如，ubm)16安置在由第二钝化层(例如，绝缘层)pa2界定的开口中。焊球17安置于第三导电层16上。连接点由焊球17界定。连接点提供安置于衬底10的顶表面101上的有源电路11或衬底10中的电路到在半导体装置的底部侧面处待连接的外部组件之间的电连接。连接点可为输入或输出连接(“信号i/o”)、电源或接地。

在一些实施例中，可改变对导电层的参考和导电层的次序。在一些实施例中，半导体装置包括衬底10、第一导电层(或晶种层)13和第二导电层m1。衬底10包含第一表面101和与所述第一表面101相对的第二表面102。第一导电层13从衬底10的第一表面101延伸到衬底10的第二表面102，并且从衬底10的第二表面102暴露。第二导电层m1邻接于衬底10的第二表面102，并且通过衬底10的第二表面102接触所暴露的第一导电层13。在一些实施例中，半导体装置进一步包含通孔14，所述通孔14从衬底10的第二表面102延伸到衬底10的第一表面101。半导体装置还包含第三导电层12，所述第三导电层12从衬底10的第二表面102延伸到衬底10的第一表面101，并且电连接到第二导电层m1。

图4说明根据本发明的一些实施例的半导体装置的横截面图。参看图4，半导体装置类似于参看图3说明和描述的半导体装置，除了第一钝化层pa1的宽度w1小于第一导电层m1的第二部分1112的宽度w2。

在一些实施例中，图4的半导体装置类似于图3的半导体装置，差别是第一导电层(例如，金属层)m1的第二部分1112的横截面的宽度w2(例如，外径)大于互连通孔12和晶种层13的导电壁部分122的横截面的宽度w3(例如，外径)，且大于(在钝化部分的外表面处的)第二导电层(例如，互连通孔)12的横截面的宽度w1(例如，外径)。

图5说明根据本发明的一些实施例的半导体装置的横截面图。参看图5，半导体装置类似于参看图3说明和描述的半导体装置，除了第一钝化层pa1的宽度w1与第一导电层m1的第二部分1112的宽度w2相同。

图6说明根据本发明的一些实施例的半导体装置封装的横截面图。图6的半导体装置类似于图3的半导体装置，差别是省略了如图3中所展示的第二导电层(例如，互连通孔)12的钝化部分和第一钝化层pa1。在一些实施例中(例如，如图6中所展示)，第二导电层(例如，互连通孔)12包含导电上部分121、导电壁部分122和在由导电壁部分122界定的通孔(例如，空隙14)中的绝缘体部分141。

rdl18安置于衬底10的底表面102上，并且可电连接到第二导电层(例如，互连通孔)12的导电壁部分122。在一些实施例中，rdl18和第二导电层(例如，互连通孔)12的导电壁部分122一体地形成，例如在同一过程阶段中。第二钝化层(例如，绝缘层)pa2可安置在rdl18上方。在一些实施例中，第二钝化层(例如，绝缘层)pa2和第二导电层(例如，互连通孔)12的绝缘体部分141一体地形成，例如在同一过程阶段中。第二钝化层(例如，绝缘层)pa2界定开口。

第三导电层(例如，ubm)16安置在由第二钝化层(例如，绝缘层)pa2界定的开口中。焊球17安置于第三导电层16上。连接点由焊球17界定。连接点提供安置于衬底10的顶表面101上的有源电路11或衬底10中的电路到在半导体装置的底部侧面处待连接的外部组件之间的电连接。在一些实施例中，连接点为接地连接点。

图7说明根据本发明的一些实施例的半导体封装的横截面图。

在一或多个实施例中，半导体装置包含硅衬底和有源电路。硅衬底包含对置的顶表面和底表面。有源电路安置于硅衬底的顶表面上。有源电路包含多个堆叠层间电介质和以彼此间隔关系集成到层间电介质的多个金属互连层。金属互连层中的第一金属层包含两个部分。两个部分中的第一部分为平坦区段且两个部分中的第二部分为突出区段。突出区段从第一部分通过堆叠层间电介质中的第一电介质层延伸到硅衬底。

在一些实施例中，半导体装置进一步包含延伸穿过硅衬底且与第一金属层导电接触的互连通孔。在一些实施例中，互连通孔包含导电上部分和耦合到导电上部分的导电壁部分，且导电壁部分在互连通孔中界定空隙。在一些实施例中，互连通孔进一步包含安置于空隙中的绝缘体部分。

在一些实施例中，半导体装置进一步包含安置于硅衬底的底表面上的钝化层和安置于钝化层的底表面上的rdl。rdl电连接到互连通孔的导电壁部分。在一些实施例中，rdl提供通过互连通孔电耦合到第一金属层的接地连接点。

在一些实施例中，半导体装置进一步包含安置于硅衬底的底表面上的rdl，rdl电连接到互连通孔的导电壁部分。在一些实施例中，rdl提供通过互连通孔电耦合到第一金属层的接地连接点。

图7说明根据本发明的一些实施例的半导体封装的横截面图。半导体封装包含第一衬底60、半导体装置69和包封层66。半导体装置69在第一衬底60上且包含第二衬底61、有源电路62和第一导电层63。第二衬底61包含第一表面611和与第一表面611相对的第二表面612。有源电路62在第二衬底61的第一表面611上。第一导电层63从第二衬底61的第二表面612朝向有源电路62延伸且电连接到有源电路62。第一导电层63也在半导体装置69中界定空间64。半导体封装进一步包含电连接到第一导电层63的第二导电层70。

在一些实施例中，半导体封装结构包含第一衬底60(例如，有机衬底、晶片或例如半导体芯片的半导体装置69)、安置于第一衬底60上的半导体装置69，和在第一衬底60上方且包封半导体装置69的包封层(例如，包封剂)66(例如，模塑化合物或底胶)。

半导体封装结构包含安置于半导体装置69的顶表面上的有源电路62。有源电路62包含堆叠层间电介质和以彼此间隔关系集成到层间电介质的金属互连层。

在一些实施例中，钝化层68安置于半导体装置69的底表面上。

rdl65安置于钝化层68的底表面上，或在省略钝化层68时安置于半导体装置69的底表面上。

例如输入/输出(i/o)信号衬垫、接地衬垫或电源衬垫的衬垫安置于第一衬底60的上表面上。焊接掩模安置于衬底的上表面上且暴露第一衬底60的上表面上的衬垫。由有源电路62界定的连接衬垫可通过接合线电连接到第一衬底60的上表面上的衬垫。半导体装置69可连接到第一衬底60的上表面上的衬垫，例如通过倒装芯片接合。

图8说明根据本发明的一些实施例的图7中所展示的半导体封装的一部分在半导体封装的制造期间的放大图。关于具有如图2中所说明的硅穿孔结构的半导体装置69，当封装此半导体装置69时，并不完全填充通孔14中的空间。如图8中所展示，在半导体封装的制造期间，裸片接合层71附接到rdl65且衬底接合层72附接到第二导电层(例如，ubm)70。裸片接合层71和衬底接合层72可包含锡(sn)、锡银合金(snag)、镍(ni)、金(au)、铜(cu)、其组合和其类似者。

在一些实施例中，在将半导体装置69接合到第一衬底60之前，裸片接合层71(例如，包含sn、ag、ni、au或cu或散置层或其合金或前文各项的组合)安置在rdl65上方。衬底接合层72(例如，包含sn、ag、ni、au或cu或散置层或其合金或前文各项的组合)安置在第一衬底60的上表面上的衬垫上方。当半导体装置69附接到第一衬底60时，裸片接合层71和衬底接合层72接合在一起。

图7中所展示的半导体封装进一步包含第一导电层(例如，导电互连通孔63)中的一或多者，其从半导体装置69的底表面通过半导体装置69延伸到有源电路62，使得有源电路62电连接到第一衬底60的上表面上的衬垫。

第一导电层(例如，互连通孔)63大体上为圆柱形(例如，包含大约圆形横截面圆周)。在其它实施例中，第一导电层(例如，互连通孔)63呈除了大体上圆柱形形状的形状，例如包含大约正方形、矩形或椭圆形横截面圆周或其它形状。

第一导电层(例如，互连通孔)63包含导电上部分631和物理连接且电连接到导电上部分631的导电壁部分632。在一些实施例中，导电壁部分632与导电上部分631一体地形成，例如形成于同一过程阶段中。在一些实施例中，导电壁部分632与rdl65一体地形成。

第一导电层(例如，互连通孔)63的导电壁部分632在第一导电层(例如，互连通孔)63的核心处界定空间64(例如，导电壁部分632包含环形横截面)。在一些实施例中，第一导电层(例如，互连通孔)63包含安置于由导电壁部分632界定的空间64中的绝缘体部分。在一些实施例中，省略由导电壁部分632界定的空间64(例如，第一导电层63为固体结构)。当空间64未填充时，空间64中的气体在封装之后可导致爆米花效应，且空间64可弱化半导体装置69的结构以使得可降低半导体封装的制造良率。

在一些实施例中，第一导电层(例如，互连通孔)63进一步包含包围导电壁部分632的圆周的钝化部分681。对于包含安置于半导体装置69的底表面上的钝化层68的一些实施例，钝化层68可耦合到第一导电层(例如，互连通孔)63的钝化部分681。在一些实施例中，钝化层68和第一导电层(例如，互连通孔)63的钝化部分681一体式形成，例如在同一过程阶段中形成。

再次参考图7和图8，第一导电层(例如，互连通孔)63经定位以使得每一第一导电层(例如，互连通孔)63接触第一衬底60的上表面上的衬垫，且多个第一导电层(例如，互连通孔)63可接触第一衬底60的上表面上的单一衬垫。

图9说明根据本发明的一些实施例的半导体封装的横截面图。参考图9，除了有源电路62包含第二导电层81，且第二导电层81包含在第一电介质层82上的第一部分811和由第一电介质层82围绕的第二部分812之外，半导体装置69a类似于参考图7说明和描述的半导体装置69。第二导电层81的第二部分812从第二导电层81的第一部分811延伸穿过第一电介质层82以接触第二衬底61的第一表面611。

在一些实施例中，图9的半导体封装可进一步包含在第一导电层63与第二导电层81的第二部分812之间的晶种层13(例如，如图1中所展示)。在一些实施例中，晶种层13(例如，如图1中所展示)接触第二导电层81的第二部分812。

图9说明以横截面图展示的根据本发明的一些实施例的半导体封装结构的实例。图9的半导体封装结构类似于图7的半导体封装结构，其中的差异在于互连通孔的结构。

在图9中，第二导电层81(例如，安置于半导体装置的顶表面上的有源电路62中的金属互连层中的第一金属层)包含平坦区段811和连接到平坦区段811的突出区段812，突出区段812延伸穿过(有源电路62中的堆叠层间电介质的)第一电介质层82且连接到第一导电层(例如，互连通孔)63的导电壁部分632。

为防止由半导体封装中的空间64所引起的第一导电层63处的爆米花效应，可将绝缘材料填充到空间64中。然而，将绝缘材料填充到空间64中可引入额外成本和过程。

图10说明半导体封装中的半导体装置69的仰视图和半导体封装中的衬底的俯视图。半导体封装进一步包含安置于第一衬底60的上表面上的分离衬垫94和95。在一些实施例中，半导体封装进一步包含电连接到rdl93的虚拟网状衬垫96。

图10说明根据本发明的一些实施例的图7的半导体封装的一部分的一个实例。在图10中的左侧处描绘如面向半导体装置69的底表面检视的半导体装置69(还展示安置于半导体装置69的底表面上的rdl91、92和93)。第一群组的第一导电层(例如，互连通孔)63(例如，还被称作硅穿孔)展示为由rdl91中的电源平面连接，且第二群组的互连通孔63展示为由rdl92中的接地平面连接。在图10中的右侧处描绘如面向衬底的上表面检视的衬底(还展示安置于衬底的上表面上的衬垫和焊接掩模)。

如图10中可看出，第一衬底60的上表面上的电源衬垫95和接地衬垫94对应于半导体装置69上的rdl91、92和93中的相应电源衬垫91和接地衬垫92。

图10中还展示rdl91、92和93中的虚拟网状衬垫93和第一衬底60的上表面上的对应虚拟网状衬垫96。rdl中的电源衬垫91、接地衬垫92和虚拟网状衬垫93以及第一衬底60的上表面上的对应电源衬垫95、接地衬垫94和虚拟衬垫96是借助于实例展示，且本发明涵盖许多其它配置。举例来说，涵盖省略电源衬垫、接地衬垫和虚拟网状衬垫(和对应衬垫)中的一或多者的配置。对于另一实例，涵盖包含i/o平面和对应衬垫的配置。对于又一实例，涵盖其中互连通孔中的一或多者不连接到rdl的配置。

如图10的右侧所展示，安置于第一衬底60的上表面上的衬垫94和95说明为条带，其中包封层(例如，模塑化合物)66或底胶填充衬垫之间的间隙。在一些实施例中，条带为平面的突出部分；在其它实施例中，条带并不连接为平面的部分且在一些实施例中可连接于衬底内。

如图10的右侧所展示，半导体装置69借助于虚线圆圈定位于衬底60上，使得第一导电层(例如，互连通孔)63避开安置于衬底的上表面上的衬垫条带，然而安置于半导体装置69的底表面上的rdl91、92和93的电源和/或接地衬垫将接触衬底的上表面上的衬垫条带。因为包封层(例如，模塑化合物)66或底胶安置于第一导电层(例如，互连通孔)63的空间64中且还安置于半导体装置69与第一衬底60之间(例如，衬垫之间的空间中)，所以可改进半导体装置69与第一衬底60之间的接口强度。因此，可改进半导体封装结构的可靠性。

由于电源衬垫95之间存在间隙，因此包封层66的包封材料可在半导体装置69的包封期间流入电源衬垫95之间的间隙并填充到空间64中。因此，包封层66在半导体装置69中所界定的空间64中。由于接地衬垫94之间也存在间隙，因此包封层66的包封材料也可在半导体装置69的包封期间流入接地衬垫94之间的间隙并填充到空间64中。包封层66的模塑化合物或底胶填充分离衬垫94与95之间的空间。

如图10中所展示，电源衬垫95与接地衬垫94之间的间隙比第一导电层(例如，互连通孔)63宽。

图11说明半导体封装中的半导体装置69b的仰视图和半导体封装中的衬底的俯视图。参考图11，除了电源衬垫95与接地衬垫94之间的间隙比第一导电层(例如，互连通孔)63窄之外，半导体封装类似于参考图10说明和描述的半导体封装。第一导电层(例如，互连通孔)63接触衬垫条带94或95的部分，以用于实现第一导电层(例如，互连通孔)63与衬底60的上表面上的衬垫条带94或95之间的直接电连接。

图12说明根据本发明的一些实施例的半导体封装的横截面图。参考图12，除了包封层66部分填充到半导体装置69c中所界定的空间64中之外，半导体封装类似于参考图7说明和描述的半导体封装。

图13说明图12中所展示的半导体封装的一部分的放大图。图13展示包封层66的模塑化合物或底胶填充互连通孔，且还填充到半导体装置69c与第一衬底60之间的间隙中。

图14说明根据本发明的一些实施例的半导体封装的横截面图。参看图14，除了包封层66完全填充到半导体装置69d中所界定的空间64中之外，半导体封装类似于参考图7说明和描述的半导体封装。

图15说明图14中所展示的半导体封装的一部分的放大图。图15展示包封层66的模塑化合物或底胶填充互连通孔，且还填充到半导体装置69d与第一衬底60之间的间隙中。

图16说明根据本发明的一些实施例的在制造期间的叠层封装结构。图17说明根据本发明的一些实施例的叠层封装结构。叠层封装结构包含第一半导体封装结构161、第二半导体装置168、rdl166和焊接材料167。第二半导体装置168安置在第一半导体封装结构161上方。第二半导体装置168包含安置于第二半导体装置168的顶表面上的有源电路163。第二半导体装置168进一步包含与有源电路163导电接触的至少一个通孔164。rdl166安置于第二半导体装置168的底表面上。至少一个通孔164延伸于rdl166与有源电路163之间。焊接材料167安置于第一半导体封装结构161与rdl166之间。在一些实施例中，焊接材料167至少部分填充到至少一个通孔164中的空间165中。

在图17中，开口169形成于半导体封装结构161的顶表面中，连接组件167(例如，焊球)安置于开口169中且半导体装置168安置于连接组件167上，使得半导体装置168的互连通孔164借助于连接组件167电连接到半导体封装结构161中的半导体装置的互连通孔。

在一些实施例中，半导体封装结构包含衬底、半导体装置、有源电路、连接衬垫、接合线、rdl和至少一个互连通孔。半导体装置安置于衬底的顶表面上。有源电路安置于半导体装置的顶表面上。有源电路包含多个堆叠层间电介质和以彼此间隔关系集成到层间电介质的多个金属互连层。连接衬垫在有源电路中。接合线将连接衬垫连接到衬底。rdl安置于半导体装置的底表面上。rdl包含接地平面和电源平面。至少一个互连通孔延伸于rdl与有源电路之间。

在一些实施例中，互连通孔包含导电壁部分。在一些实施例中，导电壁部分界定空隙，从而进一步包含至少部分填充空隙的模塑化合物或底胶。在一些实施例中，模塑化合物或底胶进一步填充半导体装置与衬底之间的空间。在一些实施例中，互连通孔进一步包含连接到导电壁部分的导电上部分。在一些实施例中，金属互连层的第一金属层包含互连通孔的导电上部分。在一些实施例中，互连通孔的导电上部分嵌入于半导体装置的顶表面中。在一些实施例中，有源电路包含金属互连层中的第一金属层和堆叠层间电介质中的第一电介质层。在一些实施例中，第一金属层包含平坦区段和连接到平坦区段的突出区段。突出区段延伸穿过第一电介质层且连接到互连通孔的导电壁部分。

在一些实施例中，半导体封装结构进一步包含安置于衬底的上表面上的衬垫。衬垫包含电连接到rdl的电源平面的电源衬垫。

在一些实施例中，半导体封装结构进一步包含安置于衬底的上表面上的衬垫。衬垫包含电连接到rdl的接地平面的接地衬垫。在一些实施例中，rdl进一步包含虚拟网状平面或衬垫。

在一些实施例中，半导体封装结构进一步包含安置于衬底的上表面上的衬垫。衬垫包含电连接到rdl的虚拟网状平面或衬垫的虚拟网状衬垫。

在一些实施例中，叠层封装结构包含半导体封装结构、第二半导体装置和连接组件。半导体封装结构包含第一半导体装置。第二半导体装置安置在半导体封装结构上方。连接组件将第二半导体装置的顶表面电连接到第一半导体装置的底表面。第一半导体装置和第二半导体装置中的每一者包含有源电路、rdl和至少一个互连通孔。有源电路在相应半导体装置的第一表面上。rdl安置于与第一表面相对的第二表面上，且rdl包含接地平面和电源平面。至少一个互连通孔延伸于rdl与有源电路之间。

如本文中所使用，除非上下文另外明确指示，否则单数术语“一(a/an)”和“所述(the)”可包含多个参考物。

如本文中所使用，例如“内”、“内部”、“外”、“外部”、“顶部”、“底部”、“前部”、“后部”、“上部”、“朝上”、“下部”、“朝下”、“垂直”、“垂直地”、“侧向”、“侧向地”、“上方”和“下方”的相对术语指代组件集合相对于彼此的定向；此定向是根据图式而非制造或使用期间的要求定向。

如本文中所使用，术语“连接(connect/connected/connection)”指代操作耦合或链接。连接组件可直接或间接地彼此耦合，例如通过另一组件集合。

如本文中所使用，术语“导电(conductive/electricallyconductive)”和“电导率”指代输送电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个量度为西门子/米(s/m)。通常，导电材料为包含大于大约10⁴s/m(例如至少10⁵s/m或至少10⁶s/m)的导电性的一种材料。材料的电导率有时可随温度而变化。除非另外规定，否则材料的电导率是在室温下测量。

如本文中所使用，术语“大约”、“大体上”、“大体”和“约”指代相当大的程度。当结合事件或情况使用时，术语可指事件或情况准确发生的情况以及事件或情况紧密近似地发生的情况，例如当解释本文中所描述的制造方法的典型容限电平时。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，则可认为所述两个数值“大体上”相同。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地解释为包含明确地指定为范围限制的数值以及涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

虽然已参考本发明的特定实施例描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且替代等效物。

如各种实例实施例中所展示的封装和方法的构造和布置仅为说明性的。因此，所有这类修改都打算包含在本发明的范围内。任何过程或方法步骤的次序或顺序可根据替代实施例变化或重新定序。可在不脱离本发明的范围的情况下在实例实施例的设计、操作条件和布置上进行其它替代、修改、改变和省略。