本发明涉及半导体制造技术领域，特别是涉及一种半导体器件的制备方法。
背景技术：
半导体行业的目标之一是缩小半导体器件的尺寸。为实现这个目标，半导体器件的各个部分的关键尺寸(criticaldimension，简称cd)越来越小，例如栅极的关键尺寸、接触孔(contact)的关键尺寸等都越来越小。然而，当接触孔的关键尺寸减小到一定尺寸时，会出现接触孔不能完全打开或栅极漏电等问题，影响器件的可靠性以及性能。
技术实现要素：
本发明的目的在于，提供一种半导体器件的制备方法，可以增加接触孔的可靠性，从而提高器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构上自下至上依次形成有第一掩膜层和第二掩膜层，所述栅极结构以外的半导体衬底上形成有刻蚀停止层；
形成一电介质层，所述电介质层覆盖所述第二掩膜层和刻蚀停止层；
在所述电介质层上形成图形化的第三掩膜层；
以所述第三掩膜层为掩膜，进行第一次选择性刻蚀，去除部分所述电介质层，并去除至少部分厚度的所述第二掩膜层；以及
以所述第三掩膜层为掩膜，进行第二次选择性刻蚀，去除部分所述刻蚀停止层，在所述第二次选择性刻蚀中，所述刻蚀停止层的刻蚀速率大于所述第一掩膜层的刻蚀速率。
进一步的，在所述半导体器件的制备方法中，所述第一掩膜层和刻蚀停止层的材料均包括氮化硅，且所述第一掩膜层中氮化硅的密度低于所述刻蚀停止层中氮化硅的密度。
进一步的，在所述半导体器件的制备方法中，采用第一化学气相沉积工艺形成所述第一掩膜层，所述第一化学气相沉积工艺的温度小于500℃。
进一步的，在所述半导体器件的制备方法中，采用第二化学气相沉积工艺或炉管工艺形成所述刻蚀停止层，所述第二化学气相沉积工艺的温度大于等于500℃。
进一步的，在所述半导体器件的制备方法中，所述第一次选择性刻蚀为干法刻蚀，所述第一次选择性刻蚀的刻蚀气体包括氢氟气体、氢氟烃气体、氩气、氧气、氮气、一氧化碳、二氧化碳或羰基硫中的几种。
进一步的，在所述半导体器件的制备方法中，所述第二次选择性刻蚀为干法刻蚀，射频偏压为30w～100w。
进一步的，在所述半导体器件的制备方法中，所述第二次选择性刻蚀的刻蚀气体包括氢氟烃气体、氩气和氧化性气体。
进一步的，在所述半导体器件的制备方法中，所述进行第一次选择性刻蚀的步骤中，剩余至少部分厚度的所述第二掩膜层。
进一步的，在所述半导体器件的制备方法中，所述第二掩膜层的剩余厚度小于所述刻蚀停止层的厚度。
进一步的，在所述半导体器件的制备方法中，所述第二掩膜层的剩余厚度大于等于
进一步的，在所述半导体器件的制备方法中，所述栅极结构包括自下至上依次层叠的浮栅、栅间介质层以及控制栅。
进一步的，在所述半导体器件的制备方法中，所述第二掩膜层和刻蚀停止层的材料相同。
进一步的，在所述半导体器件的制备方法中，所述第二掩膜层的厚度大于所述刻蚀停止层的厚度。
进一步的，在所述半导体器件的制备方法中，所述提供半导体衬底的步骤包括：
提供所述半导体衬底；
在所述半导体衬底上形成有栅极膜层；
在所述栅极膜层上形成有第一掩膜；
在所述第一掩膜上形成有第二预掩膜；
选择性刻蚀所述第二预掩膜、第一掩膜以及栅极膜层，形成所述栅极结构以及位于所述栅极结构上的第一掩膜层以及第二预掩膜；
形成所述刻蚀停止膜，所述刻蚀停止膜覆盖所述第二预掩膜层和所述栅极结构以外的半导体衬底。
进一步的，在所述半导体器件的制备方法中，在所述第一次选择性刻蚀中，所述电介质层与所述刻蚀停止层的刻蚀选择比大于等于3∶1，且，所述电介质层与所述第二掩膜层的刻蚀选择比大于等于3∶1。
进一步的，在所述半导体器件的制备方法中，所述电介质层的材料为氧化物。
进一步的，在所述半导体器件的制备方法中，采用流体化学气相沉积工艺、旋涂工艺或高深宽比工艺形成所述电介质层。
进一步的，在所述半导体器件的制备方法中，在所述电介质层和第三掩膜层之间，自下至上还形成硬掩膜层和抗反射层。
进一步的，在所述半导体器件的制备方法中，所述硬掩膜层的材料为碳。
与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：
在本发明提供的半导体器件的制备方法中，所述栅极结构上自下至上依次形成第一掩膜层和第二掩膜层，所述栅极结构以外的半导体衬底上形成刻蚀停止层；形成一电介质层，所述电介质层覆盖所述第二掩膜层和刻蚀停止层；在所述电介质层上形成图形化的第三掩膜层；以所述第三掩膜层为掩膜，进行第一次选择性刻蚀，去除部分所述电介质层，并去除至少部分厚度的所述第二掩膜层；以所述第三掩膜层为掩膜，进行第二次选择性刻蚀，去除部分所述刻蚀停止层，在所述第二次选择性刻蚀中，所述刻蚀停止层的刻蚀速率大于所述第一掩膜层的刻蚀速率。所述第一掩膜层上设置有第二掩膜层，在进行第一次选择性刻蚀时，可以防止所述第一掩膜层被过早地刻蚀，在进行第二次选择性刻蚀时，所述刻蚀停止层的刻蚀速率大于所述第一掩膜层的刻蚀速率，可以避免所述第一掩膜层被过度刻蚀，可以增加接触孔的可靠性，从而提高器件的性能。
附图说明
图1-图5为一种半导体器件在制备过程中的结构示意图；
图6为本发明一实施例的半导体器件的制备方法的流程图；
图7-图15为本发明一实施例的半导体器件在制备过程中的结构示意图。
具体实施方式
图1-图5为一种半导体器件在制备过程中的结构示意图。图1为结构的俯视图，在图1中清楚地显示结构，省略了电介质层、掩膜层和刻蚀停止层。图2为图1沿aa’线的剖面图，图3为图1沿bb’线的剖面图。
参考图1至图3，半导体衬底100包括有源区101以及隔离区102，半导体衬底100上形成有栅极结构110，所述栅极结构110上形成有掩膜层111，刻蚀停止层112覆盖所述栅极结构110和半导体衬底100。电介质层120覆盖所述刻蚀停止层112，在所述电介质层120上形成图形化的光掩膜层130。
当以光掩膜层130为掩膜进行刻蚀时，会出现图4和图5两种情况，其中，图4和图5为图1的结构进行刻蚀后沿bb’线的剖面图。如图4所示，由于接触孔121深宽比较大，如果刻蚀不足，底部的所述电介质层120和刻蚀停止层112不能去除干净，接触孔(contact)121内会残留部分所述电介质层120，在接触孔121内填充导电插塞后，导电插塞无法将有源区101电性引出；如图5所示，如果刻蚀过量，掩膜层111会过多的去除，特别是所述栅极结构110上顶角的掩膜层111被去除，使得所述栅极结构110上顶角(a区域)被暴露，在接触孔121内填充导电插塞后，导电插塞和栅极结构110串联漏电。
发明人进行研究发现，当刻蚀位于所述半导体衬底100上的刻蚀停止层112时，位于所述栅极结构110上的刻蚀停止层112以及掩膜层111亦会被刻蚀，使得掩膜层111被不期望的刻蚀。发明人进一步研究发现，如果在刻蚀位于所述半导体衬底100上的刻蚀停止层112时，如果能够使所述刻蚀停止层112的刻蚀速率大于所述掩膜层111的刻蚀速率，则不会过多的损伤所述掩膜层；并且，在刻蚀所述电介质层120时，如果所述掩膜层111上的刻蚀停止层112能够很好地保护所述掩膜层111，则可以进一步防止掩膜层111被不期望的刻蚀。
根据上述研究，发明人提供一种半导体器件的制备方法，如图6所示，包括：
步骤s11、提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构上自下至上依次形成有第一掩膜层和第二掩膜层，所述栅极结构以外的半导体衬底上形成有刻蚀停止层；
步骤s12、形成一电介质层，所述电介质层覆盖所述第二掩膜层和刻蚀停止层；
步骤s13、在所述电介质层上形成图形化的第三掩膜层；
步骤s14、以所述第三掩膜层为掩膜，进行第一次选择性刻蚀，去除部分所述电介质层，并去除至少部分厚度的所述第二掩膜层；以及
步骤s15、以所述第三掩膜层为掩膜，进行第二次选择性刻蚀，去除部分所述刻蚀停止层，在所述第二次选择性刻蚀中，所述刻蚀停止层的刻蚀速率大于所述第一掩膜层的刻蚀速率。
所述第一掩膜层上设置有第二掩膜层，在步骤s14中进行第一次选择性刻蚀时，可以防止所述第一掩膜层被过早地刻蚀，在步骤s15中进行第二次选择性刻蚀时，所述刻蚀停止层的刻蚀速率大于所述第一掩膜层的刻蚀速率，可以避免所述第一掩膜层被过度刻蚀，可以增加接触孔的可靠性，从而提高器件的性能。
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下请参阅图7-图15具体说明本发明的半导体器件的制备方法。
首先，进行步骤s11，提供半导体衬底，所述半导体衬底上形成有栅极结构，所述栅极结构上自下至上依次形成有第一掩膜层和第二掩膜层，所述栅极结构以外的半导体衬底上形成有刻蚀停止层。具体的，在本实施例中，所述步骤s11包括以下子步骤：
如图7所示，提供所述半导体衬底200，所述半导体衬底200的材料可以为单晶硅(si)、单晶锗(ge)、硅锗(gesi)或碳化硅(sic)，也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等iii-v族化合物，在本实施例中，所述半导体衬底200的材料为单晶硅(si)。所述半导体衬底200包括有源区201以及隔离区。
在所述半导体衬底200上形成栅极膜层，继续参考图7，在本实施例中，所述栅极膜层包括浮栅膜211’、栅间介质层膜212’以及控制栅膜213’，其中，所述栅间介质层膜212’可以包括自下至上依次堆叠的氧化层、氮化层、氧化层，用于形成ono层。此外，所述浮栅膜211’和半导体衬底200之间还可以形成氧化层214’，用于形成栅氧层；
如图8所示，在所述栅极膜层上形成第一掩膜215’，在本实施例中，所述第一掩膜215’的材料为低密度的氮化硅，可以采用第一化学气相沉积工艺形成所述低密度的氮化硅，所述第一化学气相沉积工艺的温度小于500℃，例如200℃、300℃或400℃，以保证氮化硅的密度；
如图9所示，在所述第一掩膜215’上形成第二预掩膜216’，在本实施例中，所述第二预掩膜216’的材料为高密度的氮化硅，即所述第二预掩膜216’的氮化硅的密度大于所述第一掩膜215’的氮化硅的密度。可以采用第二化学气相沉积工艺或炉管工艺形成所述第二预掩膜216’，所述第二化学气相沉积工艺的温度大于等于500℃，例如600℃、700℃或800℃；
如图10所示，选择性刻蚀所述第二预掩膜216’、第一掩膜215’以及栅极膜层、氧化层214’，形成所述栅极结构210以及位于所述栅极结构210上的第一掩膜层215以及第二预掩膜层216。其中所述栅极结构210包括自下至上依次层叠的浮栅211、栅间介质层212以及控制栅213，所述栅极结构210与所述半导体衬底200之间形成有栅氧层214；
之后，还可以在所述栅极结构210的侧壁处形成侧墙，所述侧墙为本领域的普通技术人员可以理解的，在图中未具体示出；
继续参考图10，形成所述刻蚀停止膜217，所述刻蚀停止膜217覆盖所述第二预掩膜层216和所述栅极结构210以外的半导体衬底200，此外，所述刻蚀停止膜217还可以覆盖所述栅极结构210的侧壁。在本实施例中，所述刻蚀停止膜217的材料为高密度的氮化硅，即所述刻蚀停止膜217的氮化硅的密度大于所述第一掩膜215’的氮化硅的密度。可以采用第二化学气相沉积工艺或炉管工艺形成所述刻蚀停止膜217，所述第二化学气相沉积工艺的温度大于等于500℃，例如600℃、700℃或800℃。所述刻蚀停止层217包括第一部分2171和第二部分2172，所述第一部分2171位于所述第二预掩膜层216上，所述第二部分2172位于所述栅极结构210以外的半导体衬底200上。所述第一部分2171和第二预掩膜层216共同形成第二掩膜层218，所述第二部分2172作为刻蚀停止层。所述第二掩膜层218的厚度大于所述刻蚀停止层2172的厚度，可以在第一次选择性刻蚀中，保证至少有部分厚度的第二掩膜层218被保留。
然后，进行步骤s12，如图11所示，形成一电介质层220，所述电介质层220覆盖所述第二掩膜层218和刻蚀停止层2172。在本实施例中，所述电介质层220的材料为氧化物，可以保证在第一次选择性刻蚀中，所述电介质层220与所述刻蚀停止层2172的刻蚀选择比以及所述电介质层220与所述第二掩膜层218的刻蚀选择比。较佳的，采用流体化学气相沉积工艺、旋涂工艺或高深宽比工艺(harp)形成所述电介质层220，可以提高所述电介质层220的填充能力。
接着，进行步骤s13，在所述电介质层220上形成图形化的第三掩膜层。较佳的，如图12所示，在所述电介质层220和第三掩膜层之间，自下至上还形成硬掩膜层231和抗反射层232，以提高在第一次选择性刻蚀中的刻蚀可靠性，保证刻蚀的形貌，其中，所述硬掩膜层231的材料为碳，例如无定形碳，可以有效地提高刻蚀的形貌。参考图12和图13，其中，图13为结构的俯视图，图12为图13沿cc’线的剖面示意图，在图13中为了清楚地显示结构，省略了电介质层220、第一掩膜层215、第二掩膜层218、刻蚀停止层2172、硬掩膜层231和抗反射层232。在本实施例中，所述第三掩膜层233是为了形成自对准的接触孔，所以，所述第三掩膜层233覆盖部分所述栅极结构210。一般的，所述第三掩膜层233的材料为光阻。
之后，进行步骤s14，如图14所示，以所述第三掩膜层233为掩膜，进行第一次选择性刻蚀，去除未被所述第三掩膜层233覆盖的所述电介质层220，由于所述栅极结构210上的电介质层220比所述第一部分2171上的电介质层220薄，所以，在此过程中，会去除至少部分厚度的所述第二掩膜层218，在图14中，去除了所述第一部分2171和部分所述第二预掩膜层216。
较佳的，所述进行第一次选择性刻蚀的步骤中，剩余至少部分厚度的所述第二掩膜层218(在本实施例中剩余至少部分厚度的所述第二预掩膜层216)，可以保证在第一次选择性刻蚀中所述第一掩膜层215不会被刻蚀，使得在第二次选择性刻蚀中，所述第一掩膜层215具有足够的厚度阻挡第二次选择性刻蚀，而不会被过度刻蚀而暴露出所述栅极结构210。优选的，所述第二掩膜层218的剩余厚度大于等于
进一步的，所述第二掩膜层218的剩余厚度小于所述刻蚀停止层2172的厚度，以保证第二次选择性刻蚀时能暴露出所述第一掩膜层215。
在本实施例中，所述第一次选择性刻蚀为干法刻蚀，所述第一次选择性刻蚀的刻蚀气体包括氢氟气体、氢氟烃气体、氩气、氧气、氮气、一氧化碳、二氧化碳或羰基硫中的几种，可以保证在所述第一次选择性刻蚀中，所述电介质层220与所述刻蚀停止层2172的刻蚀选择比大于等于3∶1，且，所述电介质层220与所述第二掩膜层218的刻蚀选择比大于等于3∶1，保证被暴露的所述电介质层220可以去除干净，并且不会过度刻蚀所述刻蚀停止层2172和第二掩膜层218。
随后，进行步骤s15，如图15所示，继续以所述第三掩膜层233为掩膜，进行第二次选择性刻蚀，去除部分所述刻蚀停止层2172，在所述第二次选择性刻蚀中，所述刻蚀停止层2172的刻蚀速率大于所述第一掩膜层215的刻蚀速率，可以避免所述第一掩膜层215被过度刻蚀，避免暴露出所述栅极结构210。在本实施例中，由于所述刻蚀停止层2172的氮化硅的密度大于所述第一掩膜层215的氮化硅的密度，所以，所述第二次选择性刻蚀为偏压较低的干法刻蚀，可以保证在第二次选择性刻蚀中，所述刻蚀停止层2172的刻蚀速率远远大于所述第一掩膜层215的刻蚀速率，较佳的，射频偏压为30w～100w，可以保证所述刻蚀停止层2172被刻蚀干净，而所述第一掩膜层215被刻蚀的较少。优选的，所述第二次选择性刻蚀的刻蚀气体包括氢氟烃气体、氩气和氧化性气体，使得所述刻蚀停止层2172的刻蚀速率远远大于所述第一掩膜层215的刻蚀速率。
经过所述第二次选择性刻蚀后，暴露出部分所述有源区201，暴露出所述有源区201的孔作为接触孔121，在后续的步骤中，向所述接触孔121内填充导电材料以形成导电插塞。
经过上述步骤，所述接触孔121可以完全导通所述有源区201，并且可以避免暴露出所述栅极结构210，提高器件的可靠性。
本发明的较佳实施例如上所述，但是，本发明并不限于上述实施例，例如，在本实施例中，所述第二掩膜层和刻蚀停止层的材料相同，均为高密度的氮化硅，所述第一掩膜层的材料为低密度的氮化硅，在其他实施例中，所述第一掩膜层、第二掩膜层和刻蚀停止层的材料可以为其它材料，只要保证在所述第一次选择性刻蚀中，去除至少部分厚度的所述第二掩膜层，并且，在所述第二次选择性刻蚀中，所述刻蚀停止层的刻蚀速率大于所述第一掩膜层的刻蚀速率，亦可以实现所述接触孔可以完全导通所述有源区，并且可以避免暴露出所述栅极结构，亦在本发明的思想范围之内。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。